MEMORIAS

Integrantes: Juan Pablo Barrera

Miguel Rodrguez

Memoria
Es la parte de un sistema que almacena datos binarios
en grandes cantidades

Memorias semiconductoras
Las memorias semiconductoras estn formadas por
matrices de elementos de almacenamiento que pueden
ser latches o condensadores.

UNIDADES DE DATOS BINARIOS

Las memorias almacenan datos en unidades que tienen
de 1 a 8 bits.
La menor unidad de datos binarios es bit. En muchas
aplicaciones los datos se manejan en unidades de 8 bit
se denominan byte o en mltiplos de unidades de 8
bits.
El byte se puede dividir en dos unidades de 4 bits a las
cuales se le llaman nibbles.
Una unidad completa de informacin se denomina
palabra y esta formada por uno o mas bytes; algunas
memorias almacenan datos en grupos de 9 bits los
cuales constan de un byte mas un bit de paridad.

Matriz de memoria semiconductora

Se denomina celda a cada elemento de
almacenamiento en una memoria el cual puede guardar
un 1 o un 0.
Las memorias estn formadas por matrices de celdas en
las que se usan 64 celdas, cada bloque de la matriz
tambin representa una celda de almacenamiento y su
ubicacin se puede especificar mediante una fila y una
columna.

 La
matriz de 64 celdas se puede organizar de muchas maneras en
fusin de las unidades de datos:
Matriz de 8 x 8 se puede entender como una memoria de 64 bits o
como una memoria de 8 bytes.
Matriz de 16 x 4 es una memoria de 16 nibbles.
Matriz de 16 x 1 memoria de 64 bits
Una memoria se identifica por medio del numero de palabras que
se puede almacenar multiplicado por el tamao de la palabra por
ejemplo una memoria de 16k x 8 puede almacenar 16384 palabras
de 8 bits, la incoherencia de la expresin es comn en
terminologas de memorias en realidad el numero de palabras es
siempre una potencia de 2 que en este caso= 16384 pero es comn
expresar ese numero en kbits que es kilo-bits donde 1 kbits = 10,24
= bits.

DIRECCIN Y CAPACIDAD DE LAS

MEMORIAS
La posicin de una unidad de datos en una matriz de
memoria se denomina direccin, la direccin de un bit
en la matriz se especifica mediante la fila y columna
en la que se encuentre.
La direccin depende de como se organice la memoria
en unidades de datos
Capacidad: la capacidad de una memoria es el numero
total de unidades de datos que puede almacenar

OPERACIONES BSICAS DE
MEMORIAS
Debido a que una memoria almacena datos binarios estos datos
deben introducirse en la memoria y poder recuperarse cuando
se necesite. La operacin de escritura ubica los datos en
Posicin especifica y la operacin de lectura extrae los datos de
una direccin especifica de memoria, la operacin de
direccionamiento forma parte de la operacin de lectura como
de escritura y selecciona la direccin de memoria especifica.
Las unidades de datos se introducen en la memoria mediante la
operacin de escritura y se extrae mediante la de lectura
atreves de un conjunto de lneas denominadas bus de datos el
cual es bidireccional osea que puede ir en las dos direcciones
desde la memoria o hacia la memoria.

 En
el caso de una memoria organizada en bytes el bus de
datos tiene al menos 8 lneas de manera que los 8 bits de
una direccin seleccionada se transmiten en paralelo en una
operacin de escritura o lectura se selecciona una direccin
introduciendo un cdigo binario que representa la direccin
deseada en un conjunto de lneas (bus de direcciones).
El cdigo de direccin se codifica internamente y as se
selecciona la direccin adecuada.
El numero de lneas del bus depende de la capacidad de
memoria por ejemplo un cdigo de direccin de 15 bits
puede seleccionar 32768 posiciones () en la memoria

OPERACIN DE ESCRITURA
Para almacenar un byte de datos en memoria, se
introducen en el bus de direcciones un cdigo que se
encuentra almacenado en el registro de direcciones
cuando ya esta en el bus el decodificador de direcciones
decodifica la direccin y selecciona la posicin de
memoria especificada, entonces la memoria recibe una
orden de escritura y los datos almacenados en el
registro de datos se introducen en el bus de datos y se
almacenan en la direccin de memoria completando as
esta operacin.
Cuando se escribe un nuevo byte en una direccin de
memoria se sobrescribe y destruye el byte que estaba

OPERACIN DE LECTURA
Se introduce en el bus de direcciones un cdigo
almacenado en el registro de direcciones una vez que el
cdigo de direccin se encuentra en el bus el
decodificador decodifica la direccin y selecciona la
posicin especificada de la memoria entonces la
memoria recibe una orden de lectura y una copia del
byte de datos almacenados en la direccin de memoria
seleccionada y se introduce en el bus de datos y se
encarga en el registro de datos y finaliza, cuando se lee
un byte de datos de una unidad de direccin de
memoria, este sigue almacenada en dicha direccin y
no se destruye esto se denomina lectura no destructiva

MEMORIAS RAM Y ROM

Memorias Ram (Random-Access memory): es un tipo de memoria
en la que se tarda lo mismo en acceder a cualquier direccin y
estas se pueden seleccionar en cualquier orden tanto en una
operacin de escritura como de lectura; todas las Ram poseen
ambas operaciones debido a que pierden los datos almacenados
cuando se desconecta la alimentacin.
Memoria Rom (Read-Only memory memoria de solo lectura): es un
tipo de memoria que los datos se almacenan de forma permanente
en los que solamente se pueden leer los datos al igual que la ram
es una memoria de acceso aleatorio pero la Ram las tiene paras las
funciones de lectura y escritura. La Rom mantiene almacena los
datos incluso si se desconecta la fuente de alimentacin

FAMILIAS DE MEMORIAS RAM

Hay dos categoras de memorias Ram como la Ram
esttica (SRAM) y la Ram dinmica(DRAM).
La SRAM usan flip-flops como elemento de
almacenamiento por lo que pueden almacenar datos de
formas indefinidas siempre y cuando tenga una
alimentacin continua.
Las DRAM usan condensadores como elementos de
almacenamientos y no pueden contener los datos
muchos tiempos sin recargar los condensadores
mediante el proceso de refresco ambos tipos de
memoria perderan los datos cuando se elimine la
alimentacin continua y se denomina memoria voltiles

 Los datos se leen mas rpido en una SRAM que en una

DRAM pero las DRAM almacenan muchos mas datos
para un tamao fsico ya que las celdas de ella son mas
sencillas y se pueden incluir muchas mas en un rea
determinada.
Los tipos bsicos de memorias SRAM son las SRAM
asncronas(ASRAM) y las SRAM(SB RAM) sncronas de
rfaga.
Los tipos bsicos de DRAM son las DRAM con modo
pagina rpido (Fast page mode, FPM DRAM) y la DRAM
con salida de datos extendida (extended data out put,
EDODRAM), la DRAM con salida de datos extendidas en
rfaga (BURST extended data out put, BEDORAM) y la
DRAM sncrona (Synchronous, SDRAM).

Memoria de
acceso
aleatorio
(Ram)
RAM
esttica
(SRAM)

SRAM
asncrona
(ASRAM)

SRAM de
Rfaga sncrona
(SB SRAM)

RAM
dinmica
(DRAM)
Dram con
modo pagina
rpido (FPM
DRAM)

DRAM con
salida de datos
extendida (EDO
DRAM)

EDO DRAM
en rfaga
(BEDO
DRAM)

DRAM
sncron
a
(SDRAM
)

LA RAM ESTATICA (SRAM)

Se caracterizan por celdas de almacenamiento flip flop
se implementan en circuitos integrados con varios
transistores cuando se le aplica una alimentacin
continua a una celda de ella se puede mantener un
estado 1 o 0 indefinidamente y si se retira la
alimentacin el bit de datos almacenados se perder. La
celda se selecciona mediante un nivel activo en la lnea
de seleccin de bit y un bit de datos (1 o 0) se escribe
en la celda colocndolo en lneas de datos y datos, un
bit de datos se puede leer extrayndolo de esas lneas y
los datos de entrada o salida pueden compartir las
misma lneas por que las dos operaciones se producen
diferentes instantes

 Matriz bsicas de celdas de SRAM:

Las celdas de almacenamientos en una SRAM se organiza
en filas y columnas todas las celdas de una misma fila
comparten la misma lnea seleccion fila. Cada conjunto de
lneas datos y datos van a cada celda situada en ciertas
columnas y se conectan a una nica lnea de datos que
sirven como entrada y salida atravez de los buffers.

ORGANIZACIN DE LA SRAM
ASINCRONA BASICA (ASRAM)
Una ASRAM es aquella en la que sus funcionamiento no est sincronizado
con un reloj de sistema en el modo de lectura los bits de datos que
almacenan en un direccin aparecen en las lneas de salida de datos y en
el modo escritura los bits de datos que se aplica en las lneas de entrada
se almacenan en la direccin seleccionada y las lneas de entradas y
salida son exactamente las mismas. Durante la operacin de lectura estas
actan como lneas de salida y durante la operacin de escritura actan
como lneas de entradas
Salidas triestado y buses: Los buffers triestado en una memoria permiten
que las lneas de datos acten como lneas de entradsa o de salidas y
conectan la memoria con el bus de datos tiene 3 posibles estados de
salidas alto (1), bajo (0) y alta Z (alta impedancia abierto). Se indican en
los smbolos lgicos como un triangulo invertidos y se usan como las
estructuras de bus.

 Fsicamente un bus es un conjunto de caminos conductores que

sirven para interconectar dos o mas componentes de un sistema
o de varios; elctricamente es una coleccin de seales y de
niveles de tensin y/o corrientes especficos que permiten a los
diferentes dispositivos conectados al bus comunicarse y funcionar
normalmente
Matriz de memoria: los chips SRAM se pueden organizar en bits o
sus mltiplos la SRAM trabaja as en primer lugar la entrada de
habilitacion del chip debe estar bajo nivel bajo (0) para que la
memoria funcione, 8 de las 15 lneas de direccin se decodifican
en el decodificador de filas de modo que se selecciona una de las
256 filas la restante 7 lneas de direccin las decodifica el
decodificador de columnas de ocho que se selecciona una de las
128 columnas de 8 bits.

 Lectura: en el modo lectura la entrada de habilitacin alto y la

salida de habilitacin esta a nivel bajo, la puerta 1 desactiva el
buffers, y la puerta 2 activa los buffers triestado de salida de las
columnas por tanto los 8 bits de datos almacenados en la direccin
seleccionada se llevan atravez de la e/s de las columnas hasta las
lneas de datos que actan como lneas de salida de datos
Escritura: en el modo escritura la entrada de habilitacin esta a
nivel bajo la puerta 1 activa los buffers de entrada y la puerta 2
desactiva los buffers de salida por tanto los 8 bits de datos de
entrada de la lneas de datos se llevan atravez del control de datos
de entrada y de la e/s de columna a la direccin seleccionada y se
almacenan.

ORGANIZACIN BASICA DE LA SRAM

SINCRONA DE RAFAGA (SB SRAM)
A diferencia de la SRAM asncronas la SB SRAM esta
sincronizada con el reloj del sistema en un sistema
informtico la SB SRAM opera con la misma seal de reloj
que el microprocesador de modo que l y la memoria
esta sincronizados para conseguir una operacin mas
rpida.
La diferencia fundamental entre la SRAM sncronas es
que usa registro con seal de reloj para sincronizar todas
las entradas con el reloj del sistema

 Los bits de direccin del sistema se enclavan en el registro de

direccin con el flanco positivo de un pulso del reloj en el mismo pulso
el estado de las lneas de activacin de escritura y de seleccin de chip
se enclavan en el registro de escritura y en el registro de activacin
respectivamente estos son registro de un nico bit o simplemente flip
flop as mismo los datos de entrada son enclavados con el mismo pulso
de reloj en el registro de datos de entrada para las operaciones de
escritura y los datos existente en una direccin de memoria
seleccionada se enclavan en el registro de salida de datos para la
operaciones de lectura segn determine el control de entradas y
salidas de datos basndose en las entradas procedentes del registro de
escritura del registro de activacin y de la lnea de activacin de salida.
Existen dos tipos bsicos de la memoria SRAM sncronas de flujo
directo y con pipeline la SRAM sncrona de flujo directo no dispone de
un registro de salida de datos por que los datos de salida fluyen
asncronamente hacia la entrada y salida de datos atravez de los
bufferes de salida, la que posee pipeline dispone de un registro de
datos en los que los datos de salida se presentan sncronamente en las
lneas de entrada y salida de datos.

OPERACIN EN MODO RAFAGA

Las memoria SRAM sncronas tiene una funcin de
rfaga de direcciones que le permite a la memoria leer
o escribir en hasta 4 posiciones usando una nica
direccin cuando se enclavan una direccin externa en
el registro de direcciones los 2 bits menos significativos
de la direccin se aplica al circuito de la lgica de
rfaga este produce una secuencia de 4 direcciones
internas aadiendo 00,01 10,11 a los 2 bits de direccin
menos significativos en sucesivos pulsos de reloj

LOGICA DE RAFAGA
Esta compuesta por un contador binario y puertas OR
exclusivas. Para una lgica de rafaga de 2 bits la
secuencia interna de rfaga de direcciones se forma a
partir de los bits - de la direccin base mas los 2 bit de
la direccin de rfaga
Memoria cach:
Es una memoria de alta velocidad y relativamente
pequea que almacena los datos o instrucciones mas
recientes usados de la memoria principal mas grande
pero mas lenta es un mtodo eficiente en trminos de
coste para mejorar el rendimiento del sistema sin tener

 Cache nivel 1 y nivel 2: las caches nivel 1 estn

usualmente integradas en el chips del procesador y
tiene una capacidad de almacenamiento muy limitada y
tambien se le conoce como cache primaria, la cache
nivel 2 es un chip o conjunto de chips de memoria
independiente externo al procesador y usualmente
dispone de una capacidad de almacenamiento mayor
que la del nivel 1

CELDAS DE ALMACENAMIENTO DE
LAS RAM DINAMICAS (DRAM)
Las celdas de las DRAM almacenan un bits de datos en
un condensador en vez de un latch permite construir
matrices de memorias muy grandes en un chips a un
conste por bit mas bajo que el de las memorias
estticas la desventajas es que el condensador no se
puede tener cargado mas que un periodo de tiempo y el
dato almacenado se pierde si no se alimenta su carga
peridicamente. En este tipo de celda el transistor
actua como un interruptor.

 Una pagina es una seccin de memoria disponible en una

misma direccin de fila y que consta de todas las columnas de
dicha fila en modo pagina rpido permite operaciones de
lectura y escritura sucesivas en cada una de las direcciones de
columna de un fila seleccionada
Ciclos de refresco: Las DRAM se basan en almacenamiento de
carga en un condensador para cada bit de memoria de la
matriz esta carga se pierde con el tiempo y la temperatura por
lo que cada bit debe recargarse peridicamente para
mantenerse el estado coreccto del bit normalmente se debe
refrescar cada 8 ms o 16 ms en algunos dispositivos puede
exceder 100 ms

 Una operacin de lectura refresca automticamente todas las

direcciones de la fila seleccionada sin embargo no siempre se
puede predecir cada cuanto se producir un ciclo de lectura as
que no se puede depender de un ciclo de lectura se efectu
frecuentemente para evitar la perdida de datos por lo tanto en
los sistema DRAM se deben implementar ciclos de refresco
especiales como lo son: el refresco a rfaga y el distribuido que
son los bsicos en estas operaciones.
En el refresco a rfaga todas las filas de la matriz de memoria
se recarga consecutivamente en cada periodo del refresco para
una memoria con un periodo de refresco de 8 ms se produce
una vez cada 8 ms un refresco a rfagas de todas las filas.

 En el refresco distribuido cada fila se refresca en intervalos

entremezclados con los ciclos de lectura y escritura normales
por ejemplo una memoria tiene 1024 filas, un periodo de
refresco de 8 ms exige que se recargue una fila cada 8 ms /
1024 =7.8 us cuando se usa el refresco distribuido los dos tipos
de operaciones de refresco son: refresco solo (RAS) y refresco
(CAS) antes de RAS.
El refresco solo consiste en una transicin de la seal RAS a
nivel bajo que almacena la direccin de la fila en el latch para
realizar el refresco mientras que la lneas CAS permanece a
nivel alto (estado inactivo). Se usa un contador externo para
proporcionar las direcciones de filas en este tipo de operacin

 El Refresco CAS antes de RAS se inicia cuando la lnea

CAS pasa a nivel bajo y acontinuacion la lnea RAS pasa
a nivel bajo esta secuencia activa un contador de
refresco interno que genera la direccin de fila para la
cual se debe realizar la recarga esta direccin se
conmuta mediante el selector de datos hacia el
decodificador de filas.

TIPOS DE MEMORIAS DRAM

Modo pagina rpido (FPM DRAM):
A sido tradicionalmente mas comn y es el que ha sido usado en las
computadoras del desarrollo de la EDO DRAM y tambin queda resaltar
que una pagina de la memoria esta formada por todas las direcciones
de columnas contenidas en una misma direccin de filas y su idea
bsica se basa en la probabilidad de que las siguientes direcciones de
memorias en las que se haya que acceder se encuentre en la misma
fila (en la misma pagina). Este modo tiempo con respecto al acceso
aleatorio puro debido a que la direccin de fila en este modo se
especifica una nica vez para acceder a varias direcciones de columnas
sucesivas mientras que en el acceso aleatorio puro hay que especificar
una direccin de fila para cada direccin de columnas.

 DRAM con salida de datos extendida (EDO

DRAM) .
Es muy similar a la FPMDRAM pero su diferencia
fundamental es que la seal CAS en la EDO DRAM no
desactiva los datos de salida cuando pasa a su estado de
inactividad por que se pueden mantener los datos validos
correspondientes a la direccin actual hasta que CAS
vuelve activarse la idea es acelerar el tiempo de acceso.

DRAM con salida de datos extendidas en rfaga

(BEDO DRAM).
Es una EDO DRAM con la capacidad de generar rfaga de
direcciones la funcin de rfaga de direcciones permite
generar internamente hasta 4 direcciones apartir de una

 DRAM sncrona (SDRAM).

Es uno de los esfuerzos mas recientes para estar a la altura de la creciente
velocidad de los microprocesadores. Al igual que la RAM esttica sncrona la
operacin de la memoria SDRAM esta sincronizada con el reloj del sistema con
el que tambien opera el micro procesador.
Esta operacin de tipo sncrono hace que la memoria SDRAM sea diferente a
los otros tipos de DRAM asncronas mencionadas anterior mente con las
memorias asncronas el microprocesador se ve obligado a que la DRAM
complete sus operaciones internas con la operacin de tipo sncrono la DRAM
enclava las direcciones datos y la informacin de control generados por el
procesador bajo el control del reloj del sistema eso permite que al procesador
gestionar otras tareas mientras se realice operaciones de lectura o de
escritura en la memoria