Contents
Introduccin
Consideraciones de diseo
2
Introduction
El desarrollo y crecimiento de
la tecnologa digital desde los
80 junto con la progresiva
disminucin de precio de la
misma ha tenido un impacto
enorme en el desarrollo y el
diseo de los sistemas de
radar
Los avances en la tecnologa de
conversores analgico-digitales (ADC) y
digital-analgico (DAC) ha acercado a la
antena la interficie entre los segmentos
analgico y digital.
Introduction
Introduction
Bloque analgico
Incluye varios segmentos
de conversin a IF
Incorpora compresin de
pulsos analicos (PC)
Genera seales en fase y en
cuadratura con un ancho de
banda suficientemente
pequeo tal que los ADCs
disponibles en ese momento
sean capaces de
muestrearlas
Bloque digital
Procesadores de
diferentes tipos:
seguimiento, Doppler
digital, MTI, MTD
Introduction
Bloque digital
QU ES EL MUESTREADO?
Es el proceso por el cual una seal analgica continua se mide a intervalos
regulares de tiempo (intervalo de muestreo) dando lugar a una secuencia
de nmeros discretos (muestras) que representan el valor de la seal en
dichos instantes
Frecuencia, tasa o velocidad de Nyquist:
fN B;
NO
ALIASING (I)
Es el efecto de muestrear una seal de manera que sus componentes
frecuenciales no representan correctamente la seal en cuestin. Esto
ocurre tpicamente, pero no nicamente, cuando se muestrea por debajo
de la frecuencia de Nyquist
ALIASING (II)
Imagen
original
Imagen
con
aliasing
Herramienta matemtica:
Identidad de Euler
A cos(2 f t )
A j [ 2 f t ]
e
e j [ 2 f t ]
2
10
Herramienta matemtica:
Peine de Dirac
T (t )
(t k T )
Frmula
de
Poisson
1 j 2 n t / T
e
T n
Muestreo continuo
g (t ) g (t ) T (t )
g (t ) (t k T )
1
g (t ) e j 2 n t / T
T n
Transformada
de Fourier
1 ~
n
g( f )
T n
T
Aliasing
11
14
15
16
17
Se consideran aqu
dos formas posibles
de hacer DDC1
1
2
Downconversion
analgica y muestreado
3
4
5
6
7
19
Nota: La barra inclinada sobre la flecha que sale del ADC con
un 16 indica que este produce 16 bits de output digital
(cada bit corresponde a un rango dinmico de 6dBs en
ADCs logartmicas y, por tanto, 16 bits corresponden a un
rango dinmico de 96 dB si las no linealidades son
despreciables.
21
Downconversion digital de
tipo General
5
6
7
8
9
22
Un filtro paso bajo peridico real se aplica para eliminar las partes del espectro que
estaban centradas en -75 MHz,
lo que resulta en una seal compleja paso banda que ahora tiene dos segmentos
espectrales y una frecuencia de Nyquist de 40 MHz
Se realiza un remuestreo mediante la convolucin de la seal con dos impulsos: uno
a 0 MHz y otro a 50 MHz; este proceso se denomina decimacin, que significa
resampleado a una velocidad ms baja
El espectro de la seal paso banda compleja es el espectro que ya obtenamos en la
ltima lnea de la grfica del downconversion analgico
Una decimacin de un factor N se puede implementar manteniendo la n-sima
muestra y descartando el resto (N se llama a veces factor de
downsampling)
24
26
27
5
6
7
8
9
28
1.
2.
3.
4.
30
t J (t J ( ADC ) ) 2 (t J ( Clock ) ) 2
t J Total jitter
t J ( ADC ) ADC jitter
t J (Clock ) Clock jitter
SNR max 20 log[2 f t J ]
31
10
m
SNR m / 20 2
32
2.
3.
4.
5.
33
Este parmetro lo proporciona normalmente el fabricante como figura de mrito del ADC. Incluye,
en comparacin con el SNR, informacin sobre la distorsin que afecta a todas las frecuencias,
incluyendo aquellas que estn fuera del ancho de banda deseado (originadas como distorsin
por intermodulacin, por ejemplo). Ya que los espreos ms acusados podran estar fuera del
ancho de banda, el SINAD no es un discriminador importante en el procesado digital.
35
37
38
f out
f out
FCW f clock
2n
Output frequency entering the Sine Look - Up Table
f out
2
FCW(t) f clock M S f clock
N f N t
n
2
2 2
40
41
f spur
n f clock
2K
Ejemplo: Un reloj a 1GHz clock con un acumulador de frecuencia de 12 bits presentar una
frecuencia esprea a intervalos de 0.24 GHz, que lgicamente no se puede diferenciar del ruido;
el uso de relojes a 45 GHz produce, por el contrario, seales espreas a intervalos de 10 MHz
que estn mucho ms separados el uno del otro.
42
Estos ejemplos muestran la ocurrencia de seales espreas a 0.1989 fclock, 0.1992 fclock and 0.2012
fclock. Pese a la pequea diferencia en las frecuencias centrales, la respuesta esprea vara muchsimo.
43
El DDS que hemos explicado hasta ahora no incluye ninguna etapa de upconversion.
Alternativamente, es posible disear un sistema de transmisin digital que implemente una
conversin de una seal paso banda digital compleja a una seal paso banda IF real with y
que incluya una etapa de upconversion. As, la tcnica de Digital Upconverter (DUC)
consiste en lo siguiente:
1.
2.
3.
4.
45
2.
46
Design Considerations
Timing Dependencies
En los radares coherentes cada reloj y cada oscilador local que genera un timing se
derivade un nico oscilador de referencia. Sin embargo, esto no implica que la forma de
onda transmitida empieza con la misma fase RF para cada pulso, lo que constituye el
requisito ltimo de cualquier radar coherente.
Regla general para obtener una fase RF constante entre pulsos: el reloj que produce la
PRI (pulse repetition interval) ha de ser un divisor comn de la frecuencia IF central en
TX, en RX y en la frecuencia de muestreo.
1
0.5
0.1
0.2
0.3
0.4
0.5
-0.5
-1
47
Design Considerations
Tecnologa y Hardware : Custom-designed
Hardware o Hardware a medida
En los 90 los sistemas DSP se construyeron
tpicamente usando ASICs (Application Specific
Integrated Circuits), diseados para llevar a cabo
un algoritmo de procesado especfico. Se trataba
de circuitos integrados muy pequeos y de
grandes prestaciones. Sin embargo, eran y
todava son bastante caros, adems de difciles
de modificar, una vez que un sistema est
diseado como solucin. La produccin de los
ASICs es comercialmente eficiente si la escala de
produccin es de decenas de miles, pero no en
escalas
inferiores.
La
industria
de
las
telecomunicaciones hizo rentable la construccin
de los down- and upconverters ASIC.
48
Design Considerations
Tecnologa y Hardware : Custom-designed
Hardware o Hardware a medida
El uso de FPGAs (Field Programmable Gate Array) para DSPs es una solucin muy
ventajosa: consisten en una agrupacin de gran tamao de elementos lgicos
configurables conectados por una interficie programable.
i.
Design Considerations
Tecnologa y Hardware : Custom-designed
Hardware o Hardware a medida
iv.
v.
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Design Considerations
Tecnologa y Hardware : Computadores Paralelos de
Propsito General
Esta solucin utiliza mltiples procesadores de propsito
general, normalmente un conjunto de las as llamadas blades
o cuchillas (como las de la imagen) conectadas en paralelo.
1. Estas arquitecturas de procesadores paralelos ofrecen la
ventaja de ser programables en C, C++ u otro lenguaje de
alto nivel, para el cual no sea necesario un conocimiento
detallado del hardware especfico que se est usando.
2. Estos sistemas requieren mucho ms espacio que el
hardware diseado a medidad de las FPGAs o los ASICs y son
significativamente ms lentos, de manera que no permiten
generalmente procesado en tiempo real sino que nicamente
soportan aplicaciones en tiempo cuasi-real o simplemente
off-line. La latencia define el tiempo mximo transcurrido
desde que se introduce un camnio en el input del procesador
y su efecto en el output del mismo.
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Design Considerations
Tecnologa y Hardware : Computadores
de Propsito General
3.
4.
52
Design Considerations
Tecnologa y Hardware: Procesadores
Hbridos
TX
RX
54
TX
RX
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58
59