Cache Interna

Arquitetura Superescalar
Processadores RISC e CISC

Cache Interna
Apareceu pela primeira vez no processador Intel
80486DX, denominando-se de L1 (Level 1)
A memria RAM no consegue a acompanhar a alta
velocidade do processador em que o processador
recebe e entrega dados.
Para aumentar a velocidade do CPU o nmero de
transaes para o exterior tem de ser minimizado.
Foi criada a cache que utilizada como
armazenamento temporrio para instrues
frequentemente utilizadas, reduzindo a busca de
dados na memria principal do sistema.

 O 486 tem uma cache unificada de 8KB utilizada para

cdigo e instrues.
A partir do Pentium, os processadores passaram a ter a
cache L1 dividida em duas partes, uma para dados e
outra para instrues.
CPU
Regist
os

Cache
L1

Cache
L2

Memri
a
Principa
l
RAM

Barramento do Sistema

Processador
Pentium

Barrament
os de I/O
PCI e ISA

Cache no Intel Core i7

64 KB de cache L1 (32 KB de dados + 32
KB de instrues) por ncleo;
256 KB de cache L2 (instrues
combinadas e dados) por ncleo;
8 MB L3 (instrues e dados combinados)
partilhada por todos os ncleos;
Todos os quatro ncleos, o controlador de
memria, cache esto num nico chip.

Arquitetura Superescalar
Processadores com mais de uma unidade de execuo ou
pipelines. Locais onde so processados os dados e as
instrues.
Recebe Instruo
Recebe Instruo
Recebe Instruo

Recebe Instruo

Descodifica instruo
Gera palavra de
controlo
Descod. palavra de
controlo
Gera endereo de
memria
Acede
cache de
dados ou calcula
resultado da ULA
Escreve resultado

Descodifica instruo
Gera palavra de
controlo

Execuo
Simples

Descod. palavra de
controlo
Gera endereo de
memria
Acede
cache de
dados ou calcula
resultado da ULA
Escreve resultado
Pipeline
U

Execuo
Superescalar

Descod. palavra de
controlo
Gera endereo de
memria
Acede
cache de
dados ou calcula
resultado da ULA
Escreve resultado
Pipeline
Y

Processadores CISC
Tecnologia CISC Complex Instruction Set
At ao aparecimento do Pentium Pro todos os
processadores eram CISC.
Possuem um grande conjunto de instrues em
cdigo mquina.
Utilizam um microcdigo interno que indica ao
processador como deve manipular cada instruo
individualmente.
medida que so acrescentadas instrues ao
processador, o descodificador de instrues tornase mais lento

Processadores CISC
Operando

Operando

Multiplicador

Resultado

Microcdi
go

Processadores RISC
Tecnologia RISC Reduced
Instruction Set
So de fabrico mais simples.
No necessitam de um
descodificador de instrues.
Cada bit de uma instruo abre ou
fecha diretamente um determinado
circuito lgico

Processadores RISC
Operando

Operando

Multiplicador

Resultado

CISC e RISC
A duas tecnologias so incompatveis
Se a tecnologia CISC acaba-se no
era possvel correr programas j
existentes.
Como soluo os processadores
passaram a ser hbridos, ou seja, um
processador RISC capaz de correr
instrues CISC. (Pentium Pro)

Referncias
Gouveia, J., Magalhes, A., 2007, Curso Tcnico
de Hardware, FCA Editora de Informtica, Lda.