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P.

4-8
P1 P2 Conjuncin P1 P2 Disyuncin
F V F F V V
V V V V V V
F F F F F F
V F F V F V
Nosotros podemos resumir una regla para lazos de cualquier tamao.

Cuando una variable aparece en su forma complementada y no


complementada en un lazo, esta variable es eliminada desde la expresin. Las
variables que son las mismas para todos los cuadros del lazo deben aparecer
en la expresin final. Es claro que un lazo ms grande de 1s elimina ms
variables.
Los pasos siguientes son el procedimiento que se sigue al usar el mtodo de
Mapas de Karnaugh para simplificar una expresin Booleana:

Paso 1: Construir el mapa K y coloca 1s en los cuadros que corresponden


a los 1s en la Tabla de verdad. Coloca ceros en los otros cuadros.
Paso 2: Examinar el mapa buscando por 1s adyacentes e identificar los
1s que no son adyacentes a ningn otro. Estos son llamados 1s aislados.
Paso 3: Enlaza cualquier octeto de 1s aun si este tiene algunos 1s que ya
han sido enlazados.
Paso 4: Enlaza cualquier cuarteto que contenga 1 o ms 1s que no han
todava sido enlazados, asegrate de usar el mnimo nmero de lazos.
Paso 5: Enlaza cualquier par de 1s, necesarios para incluir los 1s que no
han sido todava enlazados, asegrate de usar el mnimo nmero de lazos
Paso 6: Formar la suma OR de todos los trminos generados por cada
lazo.
Problema:
Algunos circuitos lgicos pueden ser diseados aun cuando hay ciertas
combinaciones de las entradas que nunca ocurren. En otras palabras habr
ciertas combinaciones de los niveles de entrada para los que no importa si la
salida es ALTO o BAJO.

La salida en estos casos se representa con un X y se lee como No importa. Un


diseador de circuitos es libre de poner la salida para una condicin de No
importa como cero o uno para producir la expresin de salida ms simple.

Cuando ocurren condiciones No importa nosotros debemos decidir cual x


cambiar a cero y cual x cambiar a 1 para producir el mejor looping en el mapa
K. Esta decisin no siempre es fcil de tomar.
Equipo 1 Equipo 2 Equipo 3 Equipo 4 Equipo 5
P4.38 P4.30 P4.37 P4.29 P4.31
P4.25 P4.27 P4.26 P4.17 P4.24
P4.4 P4.6 P4.1 P4.5 P4.2
P4.15 P4.14 P4.11 P4.8 P4.7
Q
Q
Q
Tiempo de Estabilizacin (ts):

Tiempo de Retencin (tH): es el tiempo que sigue justo despus de la transicin


active de la seal CLK durante el cual la entrada de control sncrona debe
mantenerse en el nivel apropiado.

Estos tiempos se miden entre los puntos del 50% de las transiciones.
Terminal de Salida:
Terminal de reinicio: La terminal #4 desactiva el 555 y se anulan las seales de
comando en la entrada de disparo (pin #2). Si esta terminal esta conectada a
tierra o si su potencial se reduce por debajo de 0.4V tanto la terminal de salida
(pin #3) como la terminal de descarga (pin #7) se encontraran en el nivel del
potencial de tierra o nivel bajo. Si estas terminales estuvieran en un nivel alto, al
conectar a tierra la terminal de reinicio la salida ir inmediatamente a bajo. Si
esta terminal no se utiliza esta debe estar conectada a Vcc.
Terminal de descarga: La terminal #7 sirve para la descarga de un capacitor
externo de temporizacin durante el tiempo en el que la salida esta en un nivel
bajo. Cuando la salida esta en un nivel alto la terminal 7 funciona como un
circuito abierto y permite al capacitor cargarse a una velocidad determinada por
las resistencias y el capacitor externos.
Terminal de voltaje de control: Esta es la terminal #5 y por lo general en esta
se conecta un capacitor de filtro de 0.01F a tierra. Por este capacitor se desvian
los voltajes de rizo y/o de oscilacin que produce la fuente de alimentacin, a fin
de reducir al mnimo el efecto de estos en el voltaje de umbral en la terminal # 6
Terminales de disparo y de umbral: El 555 tiene dos posibles estados de operacin y
uno de memoria. Estos estados los definen tanto la entrada de disparo, terminal2,
como la de umbral terminal 6. La entrada de disparo se compara mediante el
comparador 1 interno mostrado en la figura siguiente:
FPGAs
FPGAs CLBs

IOBs
FPGAs
FPGAs
Arquitectura de un FPGA Spartan 3E

CLBs Configurable Logic Blocks


Bloques Lgicos Configurables
IOBs Input/Output Blocks - Bloques
de entrada/salida
Bloques RAM Provee
almacenamiento para datos
Bloques de Multiplicadores Calculan
el producto de nmeros binarios
DCM Digital Clock Manager
Arquitectura de un FPGA Spartan 3E
CLBs

IOBs Controlan el flujo de datos entre los pines de I/O y la llgica interna del
dispositivo. Cada IOB soporta un flujo de datos bidireccional ms tres estados de
operacin. Soportan una variedad de seales estndar incluyendo 4 estndares
diferenciales de alta ejecucin. Incluye registros (DDR) Double Data-Rate.
Bloques RAM Provee espacio para almacenamiento de datos en la forma de
bloques de puerto dual de 18Kbits.
Bloques de Multiplicadores aceptan dos nmeros binarios de 18 bits como
entradas y calculan el producto.
DCM Provee seales de reloj para autocalibracin para retardos, para,
multiplicacin, divisin y corrimiento de fase de reloj.
Arquitectura de un FPGA Spartan 3E
Estos elementos se organizan colocando un anillo de IOBs alrededor de un
arreglo de CLBs.

Cada dispositivo tiene dos columnas de bloques RAM y cada columna consiste
de varios bloques RAM de 18 Kbit

Cada bloque RAM esta asociado con un multiplicador dedicado.


Dos DCM se encuentran en la parte central superior y otros dos DCM se
encuentran en la parte inferior.

Cada elemento funcional tiene una matriz de switches asociado que permite
mltiples conexiones para el ruteo.
Arquitectura de un FPGA Spartan 3E
D:\ANGIE\Imparticin de Clases\Cuatrimestre Ene-Abril 2017\Ingenieria
Electrnica y Telecomunicaciones\Sistemas Digitales

El bloque IOB provee una interfaz programable entre el PIN del paquete y la
lgica interna del FPGA.
Ejercicio 3.23
Se te ha requerido disear un mquina de refrescos para t departamento de la
Universidad. La mquina acepta monedas de $0.50, $1.00, $2.00, $5.00, $10.00.
Necesitas disear un controlador FSM para la mquina de refrescos. Las entradas
de la Maquina de Estados son $0.50, $1.00, $2.00, $5.00, $10.00 las cuales
indican la moneda que fue insertada. Se asume que una moneda es insertada en
cada ciclo de reloj. Las salidas son Despachar Refresco, Regresar $0.50, Regresar
$1.00, Regresar $2.00, Regresar $5.00, Regresar $10.00. Cuando la mquina
alcanza el precio del refresco, esta activa las salidas Despachar Refresco y las
salidas necesarias para regresar el cambio apropiado. Y finalmente esta debe
quedar lista para seleccionar otro refresco y estar lista para aceptar monedas.
Arquitectura de una computadora
Circuitos Aritmticos

Adicin. Medio Sumador. Sumador Completo


Circuitos Aritmticos