Pert 10
Pert 10
A. SHIFT REGISTER
Shift register terdiri dari deretan Flip-
Flop yang saling dikoneksikan dan
masing-masing Flip-Flop menyimpan
informasi 1 bit yang dapat digeser dari
satu Flip-Flop ke Flip-Flop yang lain
sesuai dengan pulsa clock.
Kegunaan register antara lain :
1. Temporary memory,temporary
storage.
2. Menggeser informasi memory.
3. Mengubah data parallel.
Lanjutan ……
Contoh dengan D – FF
Tabel kebenaran
Input Pulsa OUTPUT
Serial Clock Q1 Q2 Q3 Q4
1 1 1 0 0 0
0 2 0 1 0 0
1 3 1 0 1 0
1 4 1 1 0 1
0 5 0 1 1 0
0 6 0 0 1 1
Gambar Rangkaian Logikanya
Q1 Q2 Q3 Q4
Serial - IN
D D D D
FF1 FF2 FF3 FF4
Clock
Clear (Reset)
C. PARALLEL – IN SERIAL - OUT
Contoh dengan D - FF
A B C D
Data Clock
Q1 Serial
D1 D2 Q2 D3 Q3 D4
Out
Clock
Cara Kerja
XIX. RANGKAIAN REGISTER DAN COUNTER
b e
010/010 011/XXX
h
000/XXX
c f
001/001 101/XXX
0010 0101
0001 0011
0110 0111
b g
110 010
c h
111 101
d
011
Keadaan illegal
e
001
f
000 Urutan hitungan utama
Untuk n Flep - Flop disusun menjadi Twisted Ring
Counter, jumlah keadaan pada urutan hitungan
Utama adalah 2n, sehingga akan ada 2n – 2n
keadaan illegal. Misalkan untuk Twisted Ring
Counter 3 bit, maka ada 6 keadaan pada urutan
hitungan utama, 2 keadaan illegal.
Dari diagram keadaan untuk Twisted Ring Counter
Dapat diturunkan Tabel eksitasi sebagai berikut :
Tabel eksitasi
PS NS OUTPUT D - FF
A B C A B C DA DB DC
0 0 0 1 0 0 1 0 0
0 0 1 0 0 0 0 0 0
0 1 0 1 0 1 1 0 1
0 1 1 0 0 1 0 0 1
1 0 0 1 1 0 1 1 0
1 0 1 0 1 0 0 1 0
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 0 1 1
Peta - K
A’ A B’ B C’ C
D – FF D – FF D – FF
A B C
Da Db Dc
Clock
Dari rangkaian digital tersebut anda lakukan
pengujian untuk 3 bit Twisted Ring Counter. Dari
hasil pengujian rangkaian Digital tersebut diatas
tidak memiliki kemampuan untuk I llegal state
recovery. Untuk membuat illegal state recovery;
maka eksitasi ke Da diubah menjadi Da = C + ABC
dan ini dapat anda kerjakan sendiri.
A’ A B’ B C’ C
A B C
Da Db Dc
ac
C. MAXIMUM LENGTH SHIFT COUNTER
Contoh maximum length shift Counter 3 bit:
a
100
b
010
c h
101 010
d
110
e Keadaan illegal
111
f
011
g
001
Urutan hitungan utama
Untuk n Flip – Flop, jumlah keadaan di urutan
hitungan utama ada sebanyak 2n – 1 dan 1 keadaan
illegal, jika n = 4 maka urutan hitungan utama
adalah 24-1 = 15 keadaan dan 1 keadaan illegalnya
adalah 1. Jika rangkaian berada pada keadaan
0000, rangkaian tidak bisa recovery. Satu metode
untuk illegal state recovery, termasuk mendecode
keadaan ini dan menggunakan output t erdecode
untuk memilah secara paralel 1111.
XX. RANGKAIAN REGISTER DAN COUNTER
A. ASYNCHRONOUS COUNTER
Counter dapat dibagi menjadi 2 kategori
yaitu pencacah asinkron (ripple counter)
dan pencacah sinkron. Pada pencacah
ripple perubahan keadaan output dari flip-
flop digunakan untuk menyulut
(mentrigger) flip-flop lainnya. Pada
pencacah sinkron pulsa clock input
dihubungkan dengan input CP dari semua
flip-flop.
Binary Ripple Counter
A4 A3 A2 A1
Q J Q J Q J Q J Clock
K Pulse
K K K
1
Pencacah binary ripple terdiri dari hubungan seri 4 buah JK
flip-flop yang outputnya selalu di komplemen dengan cara
membuat input J dan K selalu 1. Flip-flop paling kanan yang
merupakan bit LSB menerima pulsa cacah dari clock pulse.
Tanda lingkaran pada input CP setiap flip-flop menandakan
bahwa output flip-flop akan berubah keadaan bila terjadi
perubahan keadaan dari 1 ke 0 pada input CP (negative edge
triggering).Perubahan keadan dari output flip-flop akan terjadi
mulai dari flip-flop paling kanan dan bergerak kearah kiri.
Output dari A2-A1 merupakan kode biner 4 bit yang akan
mencacah dari desimal 0-15. Pancacah seperti ini dinamakan
up counter. Untuk menghasilkan cacahan yang bergerak turun
atau mundur maka A4-A1 diambil dari Q’ setiap flip-flop dan
pencacah seperti ini disebut down counter.
BCD RIPPLE COUNTER
Q J Q J Q J Q J Clock
Q’ K K K Pulse
K
1
Pada pencacahan BCD ripple diatas kondisi
untuk transisi keadaan dari setiap flip-flop
seperti berikut ini :
1. Q1 dikomplemen pada setiap perubahan
pulsa clock dari 1 ke 0.
2. Q2 dikomplemen jika Q8 = 0 dan Q1 berubah
dari 1 ke 0. Q2 di clear/reset jika Q8 = 1 dan
Q1 berubah dari 1 ke 0.
3. Q4 dikomplemen jika Q2 berubah dari 1 ke 0.
4. Q8 dikomplemen jika Q4 Q2 = 1 1 dan Q1
berubah dari 1 ke 0. Q8 di clear/reset jika
salah Q4 atau Q2 = 0 dan Q1 berubah dari 1
ke 0.
Timing diagram dari BCD ripple counter dapat
digambarkan seperti di bawah ini.
Clock
0 1 0 1 0 1 0 1 0 1 0
01
0 0 1 1 0 0 1 1 0 0 0
02
0 0 0 0 1 1 1 1 0 0 0
04
0 0 0 0 0 0 0 0 1 1 0
08
B. PERANCANGAN SYNCHRONOUS COUNTER
Counter sinkron menyimpan kode bilangan
biner dan numerik atau menurunkan
bilangan biner setiap terjadi clock. Counter
seringkali di jelaskan dengan banyaknya bit
( Flep-Flop ) yang terdapat didalamnya
seperti counter 3 bit. Sebuah counter dapat
dijelaskan dengan jumlah keadaan atau
counter bermodulus 5 ( juga disebut
counter pembagi 5 ).
Contoh 1.
Rancang 3 bit binary counter dengan T-FF,
dengan tabel eksitasi sebagai berikut :
Contoh 1. Tabel eksitasi
PS NS INPUT FF
A B C A B C TA TB TC
0 0 0 0 0 1 0 0 1
0 0 1 0 1 0 0 1 1
0 1 0 0 1 1 0 0 1
0 1 1 1 0 0 1 1 1
1 0 0 1 0 1 0 0 1
1 0 1 1 1 0 0 1 1
1 1 0 1 1 1 0 0 1
1 1 1 0 0 0 1 1 1
Persamaan eksitasi adalah
TA = BC
TB = C
TC = 1
Contoh 1. Gambar rangkaian digital
A’ A B’ B C’ C
CLK
“1”
Contoh 2. Buatlah counter dengan diagram
keadaan sebagai berikut
menggunakan JK-FF
111 011
Illegal State
Recovery
Contoh 2. Tabel eksitasi
PS NS INPUT JK - FF
A B C A B C JA KA JB KB JC KC
0 0 0 0 0 1 0 X 0 X 1 X
0 0 1 0 1 0 0 X 1 X X 1
0 1 0 1 0 0 1 X X 1 0 X
0 1 1 1 0 0 1 X X 1 X 1
1 0 0 1 0 1 X 0 0 X 1 X
1 0 1 1 1 0 X 0 1 X X 1
1 1 0 0 0 0 X 1 X 1 0 X
1 1 1 0 0 0 X 1 X 1 X 1
A’ A B’ B C’ C
JK - FF JK - FF JK - FF
A B C
KA JA KB JB KC JC
“1”
XX. RANGKAIAN REGISTER DAN COUNTER
B. BCD COUNTER
Perancangan decode counter, untuk
menghitung dari 0 hingga 9 dan disebut
BCD Counter. Diperlukan 4 bit untuk
mencapai 9 ( 1001 ), jadi ada 16 keadaan,
10 keadaan diurutan hitungan utama dan 6
illegal state. Counter ini memiliki input
eksternal X, bila X = 1 Counter ini
menghitung naik dan bila X = 0 counter ini
menghitung turun.
Lanjutan …..
k,l,m
n,o,p
a/
0000
b/ j/ Dengan
0001 1001 K/1010
L/1011
c/ i/ M/1100
0010 1000 N/1101
O/1110
P/1111
d/ h/
0011 0111
e/ g/
0100 0110
f/
0101