Flip - Flop

Adalah piranti elektronika yang mempunyai 2 keadaan output yang stabil, dimana suatu rangkaian Flip-
Flop dapat mempertahankan. satu keadaan biner dari 2 keadaan ( selama catu terpasang) sampai
adanya sinyal input pemicu yang membuatnya berganti keadaan.

NOR LATCH ( Penahan NOR ) Warning !!! Ingatlah sifat NOR

R
1 Q

2 Q
S

S R Q Q’ Sebagai permulaan (lihat tabel), asumsikan S=1 ; R=0. Karena gate 2

memiliki satu input bernilai 1, maka Output Q’=0, yang memberikan kedua
1 0 1 0 input gate 1 bernilai 0, maka output Q=1. Jika S berganti 0. Output Q’
0 0 1 0 tetap sama dengan keadaan sebelumnya yaitu 0 dan Output Q tetap 1.
Sama halnya untuk S=0 ; R=1, maka Q=0 dan Q’=1. Jika R berganti 0,
0 1 0 1 output tetap sama dengan keadaan sebelumnya.
0 0 0 1
Jika S dan R bernilai 1, kedua output Q dan Q’ bernilai 0. DILARANG
1 1 0 0
Keadaan ini dilarang karena Q dan Q’ adalah komplemen
NAND LATCH ( Penahan NAND ) Warning !!! Ingatlah sifat NAND

S
1
Q

2 Q
R

S R Q Q’ Sebagai permulaan (lihat tabel), asumsikan S=1 ; R=0. Karena gate 2

memiliki satu input bernilai 0, maka Output Q’=1, yang memberikan kedua
1 0 0 1 input gate 1 bernilai 1, maka output Q=0. Jika R berganti 1. Output Q’
1 1 0 1 tetap sama dengan keadaan sebelumnya yaitu 1 dan Output Q tetap 0.
Sama halnya untuk S=0 ; R=1, maka Q=1 dan Q’=0. Jika S berganti 1,
0 1 1 0 output tetap sama dengan keadaan sebelumnya.
1 1 1 0
Jika S dan R bernilai 0, kedua output Q dan Q’ bernilai 1. DILARANG
0 0 1 1
Keadaan ini dilarang karena Q dan Q’ adalah komplemen
RS Flip-flop
S

Q
Clock
Q

R
Tabel disamping adalah tabel karakteristik dari RS Flip-Flop. Notasi
Input Output Q(t)=kondisi biner FF sebelum adanya CP, dan dinyatakan dalam Present
Q (t) S R Q( t +1) State. Kolom S&R = nilai input yang mungkin. Q(t+1)=kondisi FF setelah
diberikan 1 Clock Pulsa (Next State). CP TIDAK TERMASUK Tabel
0 0 0 0 Karakteristik.

0 0 1 0 BC 00 01 11 10
0 1 0 1 A SR SR SR SR
0 1 1 Indeterminate 0 0 0 X 1
Q
1 0 0 1
1 1 0 X 1
1 0 1 0 Q
1 1 0 1
Q( t +1) = S + R . Q
1 1 1 Indeterminate
S.R = 0
 S

Q
Clock
Q

Input Output Keterangan

CP S R Q Q’
0 0 0 NC Keadaan Awal Keadaan apapun, sebelum
diberikan clock tidak akan
0 0 1 NC Keadaan Awal memberikan reaksi
0 1 0 NC Keadaan Awal keluaran pada Q dan Q’
0 1 1 NC Keadaan Awal
1 0 0 NC Keadaan Awal Keadaan mengikuti kondisi
1 0 1 0 1 Reset terakhir sebelumnya

1 1 0 1 0 Set
1 1 1 1 1 Race (Indeterminate)
 Jika Pr = Cr = 1, Maka kerja rangkaian seperti terlihat
pada tabel kebenaran SR flip-flop yang diclock
Kondisi Pr = Cr = 0, DIHINDARKAN !!!

INPUT OUTPUT Keterangan

Clock Clear Preset Q
1 1 1 Q(t+1) Normal F-F
0 0 1 0 Clear
0 1 0 1 Preset
D Flip-flop

Qt D Q(t+1) Q(t+1) = D
0 0 0
0 1 1
1 0 0
1 1 1

Disaat Preset dan Clear dalam kondisi HIGH ( 1 )

 Input Output Keterangan
CLR PR D CK Q Q
0 1 X X 0 1 Clear
1 0 X X 1 0 Preset
0 0 X X Race Indeterminate

X X X 1 NC No Change
 J-K Flip-Flop
Merupakan perbaikan dari RS Flip-flop, dimana ketika input J dan K sama dengan 1, Flip –
Flop berganti / beralih ke keadaan komplemennya, yaitu jika Q = 1, berganti ke Q = 0 dan
sebaliknya jika Q = 0, berganti ke Q = 1

Untuk memasang keluaran dengan logika

tertentu sebelum pulsa masukan
diterapkan, dapat dilakukan dengan
menggunakan 2 gerbang masukan ;
Preset (Pr) dan Clear (Cr)

Flip-flop dalam keadaan Preset ( Q = 1 dan Q = 0 ), dengan mengatur

masukan Preset (Pr) = 0 dan Clear (Cr) = 1.
Untuk membersihkan (Clear) flip-flop ( Q = 0 dan Q = 1 ), dengan
mengatur masukan Preset (Pr) = 1 dan Clear (Cr) = 0.
Preset dan clear = Aktif LOW, yaitu pada saat preset rendah,
keluaran Q akan berada pada logika 1, dan sebaliknya
Saat keadaan flip-flop terbentuk, kedua masukan langsung (Preset
dan Clear) HARUS DIJAGA TETAP PADA LOGIKA 1, sehingga flip-flop
dapat menanggapi pulsa berikutnya. Keadaan ini disebut sebagai
keadaan enable, yang memungkinkan flip-flop untuk berfungsi pada
mode Sinkron
 Input Output Keterangan
Clr Pr J K Cl Q Q
0 1 X X X 0 1 Clear
1 0 X X X 1 0 Preset
0 0 X X X Race Indeterminate
1 1 … … … … … Normal

Q(t) J K Q(t+1) Clock

0 0 0 0 1
0 0 1 0 1
0 1 0 1
0 1 1 1 Kondisi pada saat
Preset dan Clear
1 0 0 1 1 keduanya berlogika 1
1 0 1 0
1 1 0 1 1
1 1 1 0
T Flip-Flop Adalah Versi satu input
dari JK FF, dimana input J
dan K disatukan sebagai
input T (berasal dari
kemampuan men-TOGGLE
atau mengkomplemen
keadaan) yang

Input Output Keterangan

Clr Pr T Cl Q Q
0 1 X X 0 1 Clear
1 0 X X 1 0 Preset
0 0 X X Race Indeterminate
1 1 … … … … ……..
Q(t) T Q(t+1) CLOCK
0 0 0 1 No Change Kondisi pada
0 1 1 saat Preset dan
1 0 1 1 Clear keduanya
berlogika 1
1 1 0 No Change
MASTER SLAVE J-K Flip-Flop
Pengertian J-K Master Slave

Flip-flop ini juga merupakan kombinasi dari 2 penahan yang diatur oleh
sinyal pendetak. Flip-flop Master-Slave dibangun agar kerja JK flip-flop lebih stabil
yaitu dengan menggabungkan dua buah JK flip-flop. Flip-flop pertama disebut
Master dan flip-flop kedua disebut Slave. Master merupakan flip-flop yang diatur
oleh sinyal pendetak pada saat naik (positif), sedangkan Slave merupakan flip-flop
yang diatur oleh sinyal pendetak pada saat turun (negatif). Pada saat sinyal detak
berada pada kondisi naik, Master yang aktif dan Slave menjadi tidak aktif dan
sebaliknya pada saat sinyal detak pada kondisi turun, Master tidak aktif dan Slave
aktif.
Kelebihan JK FF terhadap FF sebelumnya yaitu JK FF tidak mempunyai
kondisi terlarang artinya berapapun input yang diberikan asal ada clock maka akan
terjadi perubahan pada output.
 1 Y 5
3 7

8
4 6
2 Y

MASTER SLAVE
Prinsip dasar dari Master Slave JK Flip-Flop
1. Jika clock bernilai rendah (0) maka flip-flop J-K master akan tidak aktif, tetapi karena input clock flip-flop J-
K slave merupakan komplemen dari clock flip-flop master maka flip-flop slave menjadi aktif, dan
outputnya mengikuti output flip-flop J-K master.
2. Jika clock bernilai tinggi (1), flip-flop master aktif sehinga outputnya tergantung pada input J dan K, pada
sisi lain flip-flop slave menjadi tidak aktif karena clock pemicunya bernilai rendah (0).
3. Pada saat sinyal detak berada pada tingkat tinggi, master-nya yang aktif dan slave-nya tidak aktif.
4. Pada saat sinyal detak berada pada tingkat rendah, master-nya yang tidak aktif dan slave-nya yang aktif.
5. Jika input J diberikan bersama-sama dengan tepi naik pulsa pemicu, flip-flop master akan bekerja terlebih
dahulu memantapkan inputnya selama munculnya tepi naik sampai clock bernilai rendah (0).
6. Setelah clock bernilai rendah (0),flip-flop master akan tidak aktif dan flip-flop slave bekerja menstransfer
keadaan output flip-flop master ke output flip-flop slave yang merupakan output flip-flop secara
keseluruhan.
http://staff.unila.ac.id/junaidi/files/2013/06/FLIP-FLOP-JK-MASTER.pdf
 Truth Table Untuk JK Flip-Flop Master Slave

J K Clock Q(n+1) Keterangan

x x 0 Qn Mengingat
0 0 1 Qn Mengingat
0 1 1 0 0
1 0 1 1 1
1 1 1 Toggle Berkebalikan