Io

Entrada/Salida
Manejo de dispositivos
Arquitectura de Computadoras II Fac. Cs. Exactas UNCPBA
Marcelo A. Tosini Fac. Cs. Exactas - UNCPBA
Introduccin
Sistemas de ( I/O ) estn limitados por la tecnologa diseadores de procesadores deben preocuparse solo de la performance diseadores de sistemas de I/O deben considerar la expandibilidad factibilidad de recuperacin de errores la performance.
Arquitectura de Computadoras II Entrada / Salida
Introduccin
La performance depende de varios aspectos del sistema : las caractersticas del dispositivo la conexin entre el dispositivo y el resto del sistema la jerarqua de memoria el sistema operativo. La performance de un sistema de I/O es mucho mas difcil de medir que la de un procesador En algunos dispositivos importa la latencia de acceso, en otros el throughput es mas importante
Arquitectura de Computadoras II Entrada / Salida 3 Marcelo A. Tosini Fac. Cs. Exactas - UNCPBA
Estructura del sistema de I/O

Interrupciones PROCESADOR
Cache Bus de comunicacin entre memoria e I/O
Memoria principal
Controladora de I/O
Controladora de I/O
Controladora de I/O
Disco
Disco Pantalla Grfica Red
Caractersticas
Todos los componentes, desde los dispositivos individuales de I/O hasta el procesador, afectarn la performance de las tareas que incluyan I/O Las conexiones entre los dispositivos, procesador y memoria son llamadas buses La comunicacin entre dispositivos y procesador usan ambos protocolos Buses Interrupciones
Ejemplo
Supongamos un benchmark que ejecuta en 100 segundos, usa 90 segundos de tiempo de CPU y el resto es tiempo de I/O. Si el tiempo de CPU es mejorado en un 50% por ao, por 5 aos seguidos; mientras que la I/O no. Cuanto ms rpido correr nuestro programa sobre la mquina del 5to ao ? Sabemos que: TiempoTotal 100 I/Otime
= = =
6
CPUtime + I/Otime 90 + I/Otime 10 segundos

Ejemplo
Nuevos tiempos de CPU y tiempo total Ao 0 1 2 3 4 5 T CPU 90 seg. 60 seg. (=90/1.5) 40 seg. (=60/1.5) 27 seg. (=40/1.5) 18 seg. (=27/1.5) 12 seg. (=18/1.5) T I/O 10 seg. 10 seg. 10 seg. 10 seg. 10 seg. 10 seg. T total 100 seg. 70 seg. 50 seg. 37 seg. 28 seg. 22 seg. I/O% 10% 14% 20% 27% 36% 45%
Ejemplo
Ganancia de performance de la CPU luego de los 5 aos : 7.5 = 90 / 12 Ganancia real de todo el sistema, considerando la I/O : 4.5 = 100 / 22 Incremento del porcentaje de tiempo de I/O : 10% a 45%.
Rendimiento del sistema I/O

Problema : El trabajo de la CPU y de la I/O se superponen Nuevo concepto de rendimiento :
T cargadetrabajo
= T cpu + T
= T cpu
m raC U ejo P
i/o
- T solapado
Si mejoramos CPU : T cargadetrabajo Si mejoramos I/O : T cargadetrabajo

+ T i/o - T solapado
m raC U ejo P
= T cpu + T i/o - T solapado

m raI/O m raI/O ejo ejo
Ejemplo
Una carga de trabajo emplea 50 seg., estando la CPU ocupada 30 seg. Y la I/O ocupada 30 seg. Cul es la nueva carga de trabajo con una CPU que cuadriplique el rendimiento? T carga = 30/4 + 30 - 10/4 = 35 seg.
10
Problema
Qu parte del nuevo tiempo de carga en que se usa la CPU nueva se solapa con I/O? Original : T i/o T cpu
T solapado
Posibilidades de solapado
A) Solapado mximo (30 segundos)
T i/o
T cpu
T solapado = 7,5 seg.
12
B) Solapado escalado (35 segundos)
T i/o T cpu
T solapado = 2,5 seg.
13
A) Solapado mnimo (37,5 segundos)
T i/o T cpu
T solapado = 0 seg.
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Tipos y caractersticas de I/O

3 caractersticas principales: Comportamiento: entrada, salida, o almacenamiento (mltiples entradas y salidas) Involucrados: humano o mquina. Quien est al final de la lnea del dispositivo de I/O, o alimentando datos de entrada o leyendo datos de salida. Velocidad de Transmisin. Velocidad en que los datos pueden ser transferidos entre el dispositivo y la memoria principal o el procesador
Dispositivos de I/O estandares

Dispositivo
Teclado Mouse Entrada de voz Scanner Salida de voz Impresora de lneas Impresora lser Pantalla grfica Terminal Red LAN Disketera Disco ptico Cinta magntica Disco magntico
Comportamiento
Entrada Entrada Entrada Entrada Salida Salida Salida Salida Entrada o Salida Entrada o Salida Almacenamiento Almacenamiento Almacenamiento Almacenamiento
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Involucrados
Humano Humano Humano Humano Humano Humano Humano Humano Mquina Mquina Mquina Mquina Mquina Mquina
KB/seg.
0.01 0.02 0.02 200.00 0.60 1.00 100.00 30 000.00 0.05 200.00 50.00 500.00 2 000.00 2 000.00
Buses
La comunicacin entre memoria, procesador y dispositivos de I/O es realizada por medio de un bus Bus vnculo de comunicacin compartido usa un conjunto de cables para conectar mltiples subsistemas.
CPU
RAM
I/O
I/O
I/O Bus
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Ventajas y desventajas
Ventajas de una organizacin por bus versatilidad : Definiendo un esquema simple de conexin, pueden ser agregados nuevos dispositivos bajo costo : los perifricos pueden ser intercambiados entre mquinas que utilicen el mismo tipo de bus. Desventaja de un bus cuello de botella en las comunicaciones limita el mximo throughput de I/O, debido a que todo el trfico debe pasar por un simple bus
sistemas donde las operaciones de I/O son muy frecuentes, como en supercomputadoras y sistemas comerciales de alta performance
Tipos de buses
Tres categoras (segn que partes comunican) : Buses procesador-memoria cortos de alta velocidad cercanos al sistema de memoria
(para maximizar el ancho de banda procesador-memoria)
Buses de I/O largos pueden conectarse varios tipos de dispositivos pueden trabajar en un amplio rango de anchos de banda
Por lo general no se comunica directamente con la memoria, lo hace por medio del bus procesador-memoria o del bus backplane.
Tipos de buses
Buses backplane diseados para permitir que el procesador, la memoria, y los dispositivos de I/O puedan coexistir sobre un simple bus equilibra las demandas de comunicacin procesador - memoria dispositivo I/O - memoria.
20
Notas
Los buses procesador-memoria son diseos especficos, mientras que los buses de I/O y backplane son frecuentemente reutilizados en diferentes mquinas buses backplane y de I/O son casi siempre considerados buses estndares (usados por distintos fabricantes de computadoras y dispositivos) El diseador del bus procesador-memoria conoce todos los tipos de dispositivos a los cuales se conectar el bus Los diseadores de buses backplane o de I/O deben disear un bus para manejar dispositivos desconocidos que pueden variar en caractersticas tales como latencia y ancho de banda
Ejemplos de conexionado
Bus Backplane
Bus backplane Procesador adap. adap. adap. adap. Memoria
Dispositivos de I/O
el bus backplane requiere lgica adicional para interface entre el bus y un dispositivo
Bus procesador-memoria y buses de I/O
Bus procesador-memoria Procesador Adaptador de bus Adaptador de bus Memoria
Bus de I/O
Bus de I/O
un bus de I/O presenta una interface para conectar dispositivos de bajo nivel directamente
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Sistema con todos los buses
Bus procesador-memoria Procesador Adaptador de bus Bus backplane Adaptador de bus Bus de I/O Memoria
Adaptador de bus
Bus de I/O
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Buses sincrnicos y asincrnicos

Bus sincrnico incluye una seal de reloj entre las lneas de control un protocolo fijo para comunicacin (relativo al reloj) altas velocidades de ejecucin lgica e la interface pequea
Los buses procesador-memoria son por lo general de tipo sincrnico, porque los dispositivos a comunicar son una pequea cantidad, conocidos, y preparados para operar a altas frecuencias de reloj
2 desventajas principales:
todos los dispositivos sobre el bus deben ejecutar a la misma frecuencia de reloj. puede ocasionar problemas de deteccin de flancos del reloj si el bus es muy largo y rpido.

Bus asincrnico no trabaja con el reloj puede trabajar con una amplia gama de dispositivos el bus puede ser alargado sin importar la seal de reloj y los problemas de sincronismo. Uso de un protocolo de handshaking coordina la transmisin de datos entre dispositivos consiste de una serie de pasos, en los cuales el transmisor y el receptor, luego de acordar pasan a la siguiente etapa de la transmisin.

Protocolo de handshaking utiliza un grupo de lineas de control adicionales tres seales de control bsicas : ReadReq DataReady Ack.
ReadReq Ack DataReady Ack ReadReq
Mem
DataReady Ack
I/O
27
Ms notas...
La eleccin entre un bus sincrnico y asincrnico afecta el ancho de banda la capacidad del sistema de I/O (por el largo del bus) el nmero y tipo de dispositivos a los cuales puede conectarse Los buses asincrnicos mejoraron con los cambios tecnolgicos y pueden soportar una gran variedad de dispositivos con distintas velocidades de respuesta.
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Ancho de banda de un bus

Definido por el protocolo (sincrnico o asincrnico) y las caractersticas de temporizacin del bus Factores que afectan el ancho de banda :
Ancho del bus de datos: incrementando el ancho del bus de datos, la transferencia de mltiples palabras requieren menos ciclos. Lneas de direcciones y de datos separadas VS multiplexadas: incluyendo lneas de direccin separadas provocarn un incremento en la performance, porque las direcciones y datos pueden ser transmitidos en un solo ciclo de reloj. Transferencia de bloques: permitiendo la transferencia de mltiples palabras encadenadas, evitando enviar todas las direcciones el bus reducir el tiempo necesario para la transferencia del bloque.
Acceso al bus
Sin un protocolo de control cualquier dispositivo puede tomar control del bus Solucin Se define un esquema de acceso maestro - esclavo Se introducen uno o ms maestros del bus Un maestro controla el acceso a el bus: inicializa y controla todos los pedidos al bus.
Acceso al bus
Maestro : entidad activa capaz de iniciar un requerimiento a la memoria o I/O Esclavo : entidad activa o pasiva responde a los requerimiento de un maestro CPU Memoria I/O disco siempre maestro siempre esclavo maestro o esclavo
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Nmero de masters
1 maestro de bus : procesador desventaja : todo requerimiento debe ser controlado por el procesador. varios maestros : procesador, DMA, discos, etc debe existir un mecanismo que decida quien accede al bus trabajo en forma cooperativa se definen diferentes esquemas de arbitracin de bus.
cada dispositivo debe tener una prioridad de acceso al bus, donde el dispositivo con prioridad mas alta accede primero. cualquier dispositivo, incluso uno con baja prioridad, nunca debe ser privado del acceso al bus.
Esquemas de arbitracin
Daisy Chain lnea de grant (acceso, permiso) se recorren los dispositivos desde la mas alta prioridad hasta la mas baja (las prioridades son determinadas por la posicin en el bus)
Ack/nak
Bus driver
I/O
grant grant
I/O
grant grant
I/O
grant
I/O
33
Centralizado/paralelo mltiples lneas de requerimientos centralizado, el arbitro selecciona el dispositivo al cual se le dar acceso y desventaja: puede crear un cuello de botella.
request
le notifica que pasa a ser el maestro del bus
Bus driver
I/O
ack
I/O
I/O
I/O
34
Distribuido por seleccin propia (self-selection) mltiples lneas de requerimientos los dispositivos determinan cual tiene el acceso Cada dispositivo que necesite acceder al bus, pone un cdigo que
lo identifica en el bus, y luego al examinar el bus, el dispositivo puede determinar cual es el dispositivo de prioridad mas alta que solicit acceso
no necesita arbitro, pero necesita ms lneas de requerimiento de acceso

Cdigos de identificacin
I/O
Distribuido por deteccin de colisiones cada dispositivo independientemente solicita el acceso al bus Mltiples accesos simultneos producen colisin una vez detectada se inicia un mecanismo para solicitar nuevamente el acceso Ethernet usa este esquema.
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Estndares
Un bus estndar asegura al diseador de la computadora que perifricos tendr disponible la nueva mquina asegura al constructor de dispositivos que los usuarios podrn incorporar el perifrico a su equipo Algunos estndares : IBM PC-AT IPI, Intelligent Peripheral Interface (fabricantes) SCSI, Small Computer System Interface (fabricantes) Ethernet, (fabricantes) FutureBus (IEEE)
Notas sobre performance

Buses mas cortos pueden ser ms rpidos, pero no sern tan expandibles Buses ms anchos puede tener un ancho de banda mayor pero son ms caros Dividir una transaccin de bus incrementa el ancho de banda, pero incrementa el costo Buses con lneas separadas de direcciones y datos brindan una alta performance, pero incrementa mucho el costo si lo comparamos con las lineas de datos y direcciones multiplexadas
Interaccin con el sistema

caractersticas principales del sistema de I/O: El sistema de I/O es compartido por los mltiples programas que usan el procesador El sistema de I/O frecuentemente usa interrupciones para comunicar informacin acerca de operaciones de I/O. El control de bajo nivel de un dispositivo de I/O es complejo, porque requiere manejar un conjunto de eventos concurrentes y porque los requerimientos para el correcto control del dispositivo son muchos.
Funciones del S.O.

El S.O. debe ser capaz de enviar comandos a los dispositivos. lectura y escritura seek sobre un disco etc. El dispositivo debe ser capaz de informar al S.O. cuando la operacin ha sido completada o ha detectado un error (seek completado). Debe ser posible realizar transferencias de datos entre el dispositivo y la memoria (si un bloque est siendo ledo, debe ser transferido a memoria).
Comandos a los dispositivos I/O

2 tipos : I/O de memoria mapeada : en esta tcnica, porciones del espacio de direccionamiento es asignado a dispositivos de I/O. Lecturas y escrituras sobre esas reas de memoria son interpretadas como comandos para el dispositivo. El procesador puede tambin verificar el estado del dispositivo. Instrucciones especiales de I/O. Estas instrucciones dedicadas pueden especificar el nmero de dispositivo y la palabra comando (o la ubicacin de la palabra comando en la memoria
Transferencia de datos
Tres tcnicas : Polling El procesador realiza la transferencia de datos entre el dispositivo y la memoria El procesador debe efectuar lecturas de los registros para obtener los datos a almacenar Controlado por interrupciones El S.O. transfiere datos, en pequeos grupos de bytes, de/al dispositivo como la transferencia es controlada por interrupciones, el S.O. trabaja con otras tareas mientras los datos son ledos o escritos de/a el dispositivo
Transferencia de datos
Acceso directo a memoria (DMA Direct Memory Access) controlador especializado que transfiere los datos entre el dispositivo de I/O y la memoria independiente del procesador. el controlador de DMA es el maestro y dirige las lecturas o escrituras sobre s mismo y sobre la memoria. 3 pasos en una transferencia DMA :
El procesador configura el DMA, envindole la identidad del dispositivo, la operacin a realizar, la direccin de memoria que es fuente o destino de los datos transferidos, y el nmero de bytes a transferir. El DMA comienza la operacin sobre el dispositivo y arbitra el acceso al bus Al terminar, el controlador interrumpe al procesador, el cual determina interrogando al DMA si la operacin entera fue realizada satisfactoriamente.
Bus IBM PC
Gnd reset drv +5 V irq 2 -5 V drq 2 -12 V reserved +12 V gnd memW memR ioW ioR dack3 drq 3 dack1 drq 1 dack0 clock irq 7 irq 5 irq 4 irq 3 dack2 T/C ALE +5 V Osc Gnd B1 A1 I/o ch ck d7 d6 d5 d4 d3 d2 d1 d0 i/o ch rdy AEN A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
B10
A10
B20
A20
A0..A19: direccin D0..D7: datos irq0..irq7: interrupciones drq1..drq3: DMA dack0..dack3: DMA ACK memW, memR: requerimiento de memoria ioW, ioR: requerimiento de I/O ALE: address latch enable (80x86) AEN: address enable Osc: reloj 14 Mhz (70 ns) clock: reloj de 4,77 Mhz (210 ns) reset drv: reset de inicializacin i/o ch rdy: seal usada para generar wait states (para i/o lentas) i/o ch ck: error de paridad en i/o o memoria T/C: fin de ciclo de DMA
B31
A31
44
Bus IBM PC
Caractersticas elctricas : +/- 12 V - 5 A +/- 5 V - 4 A Reglas prcticas de uso: No conectar lgica MOS (NMOS) directo al bus No conectar ms de 2 cargas TTL a cada pin del bus Evitar que las seales del bus recorran grandes distancias en la placa (capacitancia, distorsin, retraso, etc.)
Conexin al IBM PC
Data bus
3-state buffer input port

Chip select ioR
Bus
Adr bus ioW
3-state buffer output port

Chip select
Decode logic
46
Ejemplo
A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
32 posibles puertos a usar A9 = 1 : Dir a partir de 200 h
200h 220h 240h 280h 300h
A8 0 0 0 0 1
A7 0 0 0 1 0
47
A6 0 0 1 0 0
A5 0 1 0 0 0
Lgica de decodificacin
5V gnd A5
A6 Habilitacin placa
A7
A8 1
A9
48
Lgica de los buffers

D0 BD0
D0
BD0
D0 Dir 1 - salida 0 - entrada Arquitectura de Computadoras II Entrada / Salida 49
BD0
Buffer comercial
D0 D1 D2 D3 D4 D5 D6 D7 BD0 BD1 BD2 BD3 BD4 BD5 BD6 BD7
74LS245
G DIR
Habilitacin de placa
IOR IOW 74LS245 : 8 bit bus transeiver with tristate Arquitectura de Computadoras II Entrada / Salida 50 Marcelo A. Tosini Fac. Cs. Exactas - UNCPBA
Decodif. De A0..A4 (seleccin de registro)

BD0 BD7
.
enable
D e c o d 4 a 32
Registro 0
W/R
IOR IOW
A0 A1 A2 A3 A4
D0..D7
IOR IOW W/R 0 0 1 1 0 1 0 1 0 1 0 0
enable
Registro 31
51
W/R

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Estructura del sistema de I/O

Cache Bus de comunicacin entre memoria e I/O

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CPUtime + I/Otime 90 + I/Otime 10 segundos

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Rendimiento del sistema I/O

Si mejoramos CPU : T cargadetrabajo Si mejoramos I/O : T cargadetrabajo

= T cpu + T i/o - T solapado

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Marcelo A. Tosini Fac. Cs. Exactas - UNCPBA

T solapado = 7,5 seg.

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T solapado = 2,5 seg.

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Tipos y caractersticas de I/O

Dispositivos de I/O estandares

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Buses sincrnicos y asincrnicos

Buses sincrnicos y asincrnicos

Buses sincrnicos y asincrnicos

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Ancho de banda de un bus

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le notifica que pasa a ser el maestro del bus

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no necesita arbitro, pero necesita ms lneas de requerimiento de acceso

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Notas sobre performance

Interaccin con el sistema

Funciones del S.O.

Comandos a los dispositivos I/O

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