Arquitetura MIPS

Ilson Jose Buss Marianne Cruz Andrade

Filosofia do Projeto MIPS

Quatro regras definem o projeto MIPS

A simplicidade favorece a regularidade O menor (quase sempre) mais rpido O caso comum DEVE ser mais rpido

A arquitetura MIPS tem como objetivo maximizar o desempenho, minimizando os custos diminuindo o tempo de concepo. Quase 100 milhoes de processadores MIPS foram fabricados em 2002 Graas a possibilidade da obteno de melhor desempenho grfico,foi amplamente utilizado na indstria cinematografica,como nos filmes Twister e Jurassic Park, foi utilizado tambm em circuitos da Nintendo, da Silicon Graphics, Sony e Cisco. O modo de funcionamento pode ser feito com dados inteiros disponveis em instrues load,store, aritmticas e lgicas. O modo de endereamento deve ser alinhado memria, sendo que dados de 32 bits precisam iniciar em endereos mltiplos de 4, e dados de 16 bits em mltiplos de 2. Quanto ao modo registrador, tanto instrues aritmticas e lgicas, quanto instrues dedesvio condicional contm endereo no registrador.

Viso geral do Pipeline

Se os estgios de um pipeline forem perfeitamente balanceados, ento : TempoDeInstruoes=TempoDeInstruesNaoPipeline/NumeroDeEs tagiosDoPipe ESTAS CONDICOES SO IDEAIS E PORTANTO NUNCA ATINGIDAS!!! Porem,costuma-se assumir que o ganho Maximo terico de um pipeline igual ao ganho de estgios. Motivos pelo qual o ganho terico no atingido: *Os estgios de um pipeline no so perfeitamente balanceados *Existe um overhead referente ao preenchimento do pipeline Em funo do segundo motivo,o tempo entre as instrues mais importante do que o total. O pipeline aumenta o desempenho por meio do aumento do throughput das instrues,ou seja,aumentando o numero de instrues executadas na unidade de tempo( e no por meio da diminuio do tempo de execuo de uma instruo individual)

Conflitos do pipeline
Existem situaes de execuo no pipeline em que a instruo seguinte no pode ser executada no prximo ciclo de relgio.Tais situaes so chamadas de conflitos.Os tipos de conflitos so: Estruturais:O Hardware no pode suportar a combinao de instrues que o pipeline deseja executar em um dado ciclo de relogio De controle:Originam-se na necessidade de se tomar uma deciso baseada nos resultados de uma instruo ,a qual ainda no foi concluda. De dados:Ocorre quando a execuo de uma instruo depende do resultado de outra, a qual ainda esta no pipeline

Bloco operativo em pipeline

Um modo de mostrar a execuo em pipeline imaginar que cada instruo executa em seu prprio bloco operativo. Os blocos operativos so colocados deslocados uns em relao aos outros , a fim de mostrar a relao entre as instrues Cada componente no bloco operativo so pode ser usado em um nico estagio do pipeline.Componentes: *Memoria de instrues *Portas de leitura do banco de registros *ULA *Memoria de dados *Porta escrita do banco de registradores

Conflitos de controle
A parada no avano das instrues no uma soluo vivel para o desvio condicional Uma alternativa comum considerar que os desvios condicionais sempre ocorrem, considerando a sequencia normal de execuo de instrues Caso o desvio se realize,ser necessrio descartar as instrues que estiverem sendo buscadas e executadas A execuo deve continuar a partir da instruo armazenada no endereo alvo do desvio condicional

MIPS32 1074K

MIPS32 1074K
Lanado em Setembro 2010 com o foco de a melhorar experincia do usurio domstico multi-core para atender as necessidades sintetizvel, podendo ser usado em aparelhos domsticos e portteis Tamanho menor que um chip Atom da Intel e com o dobro do rendimento e consumo energetico(tres cores possuem em media o tamanho do tamanho do Atom)

Construido sobre um perfil de 32 bits em comparacao ao Atom com 64 bits, por isso assimilado por alguns especialistas a ultima geracao Cortex-A15 da ARM o qual esta mais dirigido para processamento multicore de multimidia
A compania MIPS diz que seu 1074k foi criado para executar com uma tecnologia de ate 1.5 GHz

MIPS32 1074K

Familia 1074k Destaques:

Cache do sistema de multiprocessamento suporta configuraes de ate 4 ncleos. Utiliza uma verso melhorada com 15 estgios do pipeline O nucleo serie 74k como base CPU tornase uma plataforma de multiprocessamento ideal de alto desempenho para Web conectada a produtos de consumo

Caractersticas
Processador de alta performance Suporte de interrupes inter-processos Barramentos de 256 bits para leitura e escrita Maximiza o rendimento de cada nucleo

Fornece de 20% a 30% de performance adicional por nucleo,sobre uma variedade de aplicacoes de C++, JavaScript e aplicacoes Web Apoiado por um amplo numero de software de aplicativos e sistemas operacionais Destinada principalmente a televisores digitais, Blu-ray, ...

Especificaes MIPS32 1074K

Base Core: Configurao: Processo: Bibliotecas: Freqncia: Energia: rea: 1074Kf (with FPU) dual core 40nm G (TSMC) TSMC 12 track, SVt > 1.2 GHz 0.36 mW/MHz 4.1 mm2 1074Kf (with FPU) dual core 40nm G (TSMC) TSMC 12 track, MVt/OD 1.5 GHz 0.43 mW/MHz 4.1 mm2

FIM