2.1 FPGA
3. Menentukan
dijadikan Project
desain
mana
yang
4.
Menentukan
dihubungkan
device
yang
akan
1. PENDAHULUAN
Percobaan kali ini bertujuan untuk
memperkenalkan perancangan digital.
Perancangan
dilakukan
baik
secara
skematik maupun VHDL. FPGA yang
digunakan
adalah
DE1,
software
perancangan yang digunakan adalah
QUARTUS II 9 sp.2 Web Edition, serta
Modelsim untuk melakukan testbench dan
tapping sinyal.
Adapun tujuan dari praktikum ini antara
lain :
1.
Mempelajari
teknik
perancangan
rangkaian digital dengan target FPGA.
2.
Dapat
melakukan
perancangan
rangkaian digital dengan target FPGA baik
menggunakan
pendekatan
skematik
maupun bahasa VHDL.
2. STUDI PUSTAKA
S=Cin ( A B )
C out =Cin ( A B )+( A . B)
Dengan tabel kebenaran berupa :
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
Cin
1
0
1
1
0
1
0
1
S
0
1
1
0
1
0
0
1
Cout
0
0
0
1
0
1
1
1
3. METODOLOGI
Alat-alat
yang
digunakan
percobaan ini antara lain :
dalam
BJaulntks ufolderbaud lm foderPaktiumSsdig (jkabelum ad bu tlah er bihda ul.Dand lm fodert sbut a du foleryangberam Tutorial1d nTutorial
2
K
lik
d
u
a
p
tia
o
rn
p
u
td
a
o
k
e
m
u
d
ia
n
rb
h
m
a
d
rip
n
s
e
u
a
y
g
d
p
a
m
b
r.A
B
C
u
n
tk
ip
d
a
n
S
U
M
C
A
R
Y
_O
U
T
B
C
_O
U
T
u
n
tk
o
p
.n
ila
o
rtm
s
u
k
a
n
b
ird
e
fa
u
ltb
rn
iV
C
3.1.5 Menetapkan I/O pin pada
kaki FPGA
SPKPaimlidkhpDAapnrescgkteobnut->mudipglha,Pkrpkoicne.ssewbntgh->SbtaughajopldrdALbnclEytiDsinm&Su7Seth-keglmaruoktliCyTaRnuL+sKge..PmPbsitdaFDnEG2iAdpkobrtlasewprgoc!hskea-djiuinbydarbmtwachelni0fdtkarFePiGsAspyoergnnblui1-dtkemai
S e m n t r L E D 7 - e r n ila 1 m y n 0 a ti. H u b k n p o r d e a i F G A y n g k o m n y g l m p k f
3.1.6 Pembuatan
simulasi
Netlist
untuk
KKlliikkPptoaraomndceslhiOndpgke-n>bbSxaimdiuslkeaobtgolrmTnhNa,ke"eOmvjudnriwdanltaebeSimshuSbimtoudrlaTtopnpi.lMhanIfiddlsewmrktt-h>njsamIdesinFrduaNpcottokrneanslur,jkB"uidsgG-l>aenbNsorrauteypFFiknudgncm.ioPeaihllkSbamngumstiFodineafNreu->lhltsPt.nPsay:ailkkengmstuuddaianiklmeprolrkia!pnaddtomfilbesliLmisuta kit
w a v e fo rm 1 .v w f
K lik S aimn au nl pt oa rd Tao t l,m k be om l u> d ia nu ptau dk am k eo nl s mi su ilma suilka tnio s e ilnu pr u ht p iol rht .fi Kle ikT ud teo rai c lh1 .wv in fd o w k e m u d ia n s im p a n fi le
s iemb u gla s i n pi ud te sn igm a un l saim a T u t o r ia l1 .v w f
3.1.7
Membuat
masukan
Waveform
KSC olikrb Atdnoa mFible fid asn,ilcakrumilahnsuficklea nTcukdtlosriaplw1 .distacohf k1el-om3 uy d"Piargn klmeir/CO op efisngauptres"b,ilka nfimleu dtiarne sklbiAu,tBid a kn C . A n a lis h a sil
tyeoarmnlighb aodtl Sp a drt ujke ntd ke lmaiuentacpmrto g ap m d aFPBGCAL
3.2 MENDESAIN FULL ADDER
DENGAN PENDEKATAN BAHASA
VHDL
3.1.8 Mengimplementasikan
Desain
BKluikatNprxoj,elct bwaruksenpj rtdieylang telah dpijetlasgku n pad ulatngkmahe-l nmgbkah senb filumpneyad,ubkerign,alm u kdeamn utodpialnev deanbtiyg :an"m Foaduli2yvhdal"nkeAmvudliabnesiDm pvacne pildha y irnegctsoryuaidenga
TFuPtGoArial2nd
3.2.2 Memasukkan Desain VHDL
BTL umkatbl h kfaSonilmdefiur sVaiHn DpLrojeacdft bnpagrosujidcetnlgarspenbaulmt dyapnroujelicstkhdanketompb-laehvikoldery4abnig tekr ja spe dartMiyoadnugl dihar pkan.C at hasil
ePprnatkicoybaudmn,ekr4abmnitul.dkan sim panisfile
3.4 MENDESAIN 4-BIT ADDER
DENGAN SKEMATIK
BKTGauumaitbfiPklrhojenclbeksdyngtomygpFduatAmapr.ojs-fcklevnenKiytidr4bb2uswSytpaadTgs,mkerlnmfodrpyiAndtalbkugemprojc,dialnytbkgeramFulAdnpkrestaimdfilpnukgyait
L a n im e c r f g o d a h il n e u V H D L . C t h s i p c o b a n e g y t r j d i p a c o b n
3.5 SIMULASI SEDERHANA
MENGGUNAKAN MODELSIM
3.5.1 Memulai Simulasi dengan
Menggunakan Modelsim ALTERA
STARTER EDITION 6.4a
KRliigkhCStoCmlcpkae->->AdrToWuntveb.Pgistcomjmpnlile.dgMsauykn,aprhboducwkve.yTentgafilkity50ln,pgaisdsmmuuhAOKdk.wbnaoklicolaptiere,jthssgadkmDkonanefult,shipOK.ambkn2sylidegcar mnudegprio10sntkBda2puC.
KRligkhTtoClisck-> RuNno Fetruckamd enjal k n siem ublasi, mubilsg,am b rlsginmyablhr siny mhulasiy ngdmiuanpc tlkeanmudkian sertak n dalm apor n.Laku n a lis terhad p hasil
yanglsdiap t
3.6 MEMBUAT TESTBENCH
BLKLluikatTlohsfo->dedRrfiubnctppmfieijakyngs.lubmilgca,trsbnuyh1hpfiemaocted2nA-dDUT(bkvliurlpstr)gne.Lgaymamiksfitneoddh2y-3oclpkc,ubprAnuglratiakmmndeytipdorsbut.
Simanerubhygtjls,kmdianope santhdie 2.Sthsubej l ngkSuae->Edmltio.Cnshuaerpbdyngsluma Padjirektlopcbansgelurmpyt,kjanodifigspMlebrnAaLmTERsiS.doegDnIm64t,ikas"cropmy.ngeSdaht,mounlprfikeid2vhajenlibrydaphSmulte
TPKaemmbbahliknkuwtrvne"dpcodsamj.lesimuuiancrjdplet,ngkabmlkuusidRiyhatngCcer->lphAmdTTooWa-u>veR->nkA.Almtismilbgnargoy.Kfiekemduupdiainbartlssnylgmeuwtkhfinecdaarl.o,nplsmptiaedrubngkhfil4psetrcoban2A-
UL abk uh afi nle .sdimo u laesnijad e ig saenp m retin yga nug atek r n tae sp abde n c h p a d p e rc o b a n 2 B . C a t h a s iln y a , s e rta k n d a l m la p o ra n , d a n la k u a n
ma no d iusl p dra k tih ua ms l y a n g d ip e ro le h
4. HASIL DAN ANALISIS
4.1 MENDESAIN FULL ADDER DENGAN
SKEMATIK
Masukkan
Keluaran
A
B
CIn
COut
S
0
0
0
0
0
1
0
0
0
1
0
1
0
0
1
1
1
0
1
0
0
0
1
0
1
1
0
1
1
0
0
1
1
1
0
1
1
1
1
1
Hasil yang ditunjukkan pada tabel 4-1
diatas sesuai dengan tabel kebenaran full
adder referensi. Hal selanjutnya yang akan
dilakukan adalah mengimplementasikan
pendekatan skematik ini ke FPGA. Gambar
Masukkan
Keluaran
A
B
CIn
COut
S
0
0
0
0
0
1
0
0
0
1
0
1
0
0
1
1
1
0
1
0
0
0
1
0
1
1
0
1
1
0
0
1
1
1
0
1
1
1
1
1
Hasil
simulasi
diatas
menunjukkan
kesamaan antara keluaran menggunakan
pendekatan skematik dan bahasa VHDL.
Hal ini menunjukkan bahwa kita dapat
menggunakan
pendekatan
skematik
maupun bahasa VHDL dalam melakukan
implementasi pada board FPGA.
pada
Masukkan
Keluaran
A
B
CIn
COut
S
1111
0000
0
0
1111
0000
1111
0
0
1111
1111
1111
0
1
1110
0000
0000
1
0
0001
1111
0000
1
1
0000
0000
1111
1
1
0000
1111
1111
1
1
1111
0000
0000
0
0
0000
Hasil keluaran dari 4-Bit ripple carry adder
diatas sesuai dengan definisi referensi.
Sebagai contoh, saat A = 1111, B = 1111,
Hasil Simulasi
Hasil
waveform
diatas
dapat
ditranslasikan kedalam tabel kebenaran
sebagai berikut:
Tabel 4-4 Tabel Kebenaran 4-Bit Adder
Dengan Skematik
Masukkan
Keluaran
A
B
CIn
COut
S
0000
0000
0
0
0000
1111
0000
0
0
1111
0000
1111
0
0
1111
1111
1111
0
1
1110
0000
0000
1
0
0001
1111
0000
1
1
0000
0000
1111
1
1
0000
1111
1111
1
1
1111
Perhatikan bahwa tabel kebenaran 4-4
identik dengan hasil tabel kebenaran 4-3
(menggunakan bahasa VHDL). Hal ini
menunjukkan
bahwa
kita
dapat
menggunakan baik pendekatan skematik
No force
pada
Force
Apabila
dibandingkan
dengan
hasil
simulasi
pada
percobaan
yang
sebelumnya, simulasi kali ini memberikan
hasil yang sama, hal ini berarti Modelsim
dapat melakukan fungsi yang sama
dengan Quartus.
Akan tetapi bila kita amati, tidak terdapat
perbedaan antara hasil simulasi yang
Force dengan yang Non-Force. Sementara
berdasarkan teori, seharusnya dengan
diberikannya Force, akan terjadi dampak
yang dapat merubah bentuk wave yang
ada pada rangkaian. Hal ini berarti ada
yang tidak benar dalam pengerjaannya,
dan menurut analisis kemungkinan hal ini
terjadi
disebabkan
oleh
belum
dideklarasikannya
tipe
force
yang
diberikan(freeze, drive, deposit, dll.)
sehingga tidak terjadi dampak apapun
meskipun kami memberikan Force.
Gambar 4-11
ModelSim
.
Keuntungan dari ModelSim adalah kita
dapat menggunakan testbench, yaitu
sebuah file yang digunakan untuk menguji
desain (Device Under Test / DUT) yang
telah kita buat. Selain itu, ModelSim dapat
menggunakan
dan
membuat
script,
sehingga
prosedur
simulasi
yang
berulang-ulang
dapat
disingkat
dan
diproses
lebih
cepat.
Kita
dapat
memberikan stimulus melalui bahasa
VHDL
sehingga
kita
tidak
perlu
memasukkan input secara manual satupersatu.
Sedangkan keuntungan dari ALTERA
QUARTUS II adalah integrasinya dengan
FPGA yang lebih user-friendly dan mudah
digunakan.
Selain
itu,
kita
dapat
menggunakan
pendekatan
secara
skematik
ketika
ModelSim
harus
menggunakan bahasa VHDL (file skematik
harus di convert terlebih dahulu).
Dari
pertimbangan
diatas,
dapat
disimpulkan bahwa ModelSim lebih baik
digunakan dalam proses pembelajaran
karena
lebih
compact
dan
dapat
memproses stimulus tanpa membutuhkan
interferensi manual dari pengguna.
Secara umum, perangkaian secara digital
dapat dilakukan dengan dua pendekatan,
baik
secara
skematik,
maupun
menggunakan bahasa seperti bahasa
VHDL.
Rangkaian Full adder dapat
diimplementasikan dengan berbagai cara.
Fungsi utama dari rangkaian ini adalah
untuk menjumlahkan bilangan biner
menggunakan fungsi gerbang logika. Ada
beberapa jenis rangkaian adder seperti
Full adder, maupun Ripple carry adder.
5. KESIMPULAN
Terdapat dua pilihan piranti lunak yang
dapat digunakan, yaitu ALTERA QUARTUS
II dan ModelSim keduanya memiliki
kelebihan dan kekurangan masing-masing.
Dari segi penggunaan, ALTERA QUARTUS II
lebih spesifik untuk pemrosesan dengan
FPGA
secara
langsung
sedangkan
ModelSim digunakan untuk simulasi lokal
tanpa perangkat IC,
6. DAFTAR PUSTAKA
[1]
[2]
Teknik Elektro,
Bandung, 2015
Institut
Teknologi