TSK205 Kuliah6 CMOS TinjauanPraktikal

Teknologi Implementasi: CMOS dan Tinjauan Praktikal
Eko Didik Widianto (didik@undip.ac.id)

Sistem Komputer - Universitas Diponegoro
@2011 eko didik widianto (http://didik.blog.undip.ac.id)
TSK205 Sistem Digital - Siskom Undip 1 / 42
Review Kuliah
Sebelumnya dibahas sintesis dan analisis rangkaian logika. Rangkaian logika
tersusun atas gerbang-gerbang logika untuk menyatakan suatu fungsi
Selanjutnya adalah mempelajari implementasi gerbang-gerbang logika
menggunakan teknologi CMOS serta abstraksi sistem terhadap underlying
hardwarenya
Bagaimana transistor beroperasi dan membentuk saklar sederhana
Asumsi dan disiplin dalam abstraksi sistem digital
Tinjauan praktikal implementasi sistem
Bahasan
Teknologi CMOS
Level Tegangan Logika
Saklar Transistor
Transistor NMOS
Transistor PMOS
Implementasi Rangkaian
Gerbang Logika CMOS
Tinjauan Fisik: Asumsi dan Disiplin
Abstraksi Digital
Level Logika
Level Beban Statis
Beban Kapasitif
Konduktor Sempurna
Delay Propagasi
Sumber Daya
Buffer dan Transmission Gate
Buffer
Tri-state
Transmission Gate
Implementasi CMOS
Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
Tinjauan Fisik: Asumsi dan
Disiplin
Buffer dan Transmission
Gate
Teknologi CMOS
Nilai Logika sebagai Level Tegangan

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
Disiplin
Gate
Variabel biner akan dinyatakan sebagai sinyal di rangkaian elektronik

Nilai variabel merepresentasikan level tegangan (*) atau arus
Membedakan nilai logika berdasarkan tegangan threshold
Sistem logika positif
Level tegangan di atas threshold logika 1 (high, H)
Level tegangan di bawah threshold logika 0 (low, L)
Sistem logika negatif sebaliknya
Nilai Logika sebagai Level Tegangan

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
Disiplin
Gate
Vss merupakan tegangan minimum yang

ada di sistem. Bisa bernilai negatif. Akan
digunakan Vss = 0V
VDD adalah tegangan suplai. Nilai
tegangan: +5V, +3.3V atau 1.2V. Akan
digunakan VDD = 5V
Sistem Logika Positif
Level tegangan untuk V0,max (threshold maksimal) dan V1,min

(threshold minimal) tergantung dari teknologi implementasi
Level tegangan Vss - V0,max logika 0 (low, L)
Level tegangan V1,min - VDD logika 1 (high, H)
Saklar Transistor
Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
Disiplin
Gate
Rangkaian logika dibangun dengan transistor

Asumsi sebuah transistor beroperasi seperti saklar sederhana yang
dikontrol oleh sinyal logika x
TIpe transistor untuk mengimplementasikan saklar sederhana yang
sering digunakan adalah MOSFET (Metal Oxide Semiconductor
Field Effect Transistor )
2 tipe MOSFET:
N-channel (NMOS)
P-channel (PMOS)
Sebelumnya, rangkaian hanya menggunakan salah satu transistor
NMOS atau PMOS saja, bukan keduanya
Rangkaian sekarang menggunakan CMOS (Complementary MOS)
yang tersusun atas NMOS dan PMOS
Transistor NMOS sebagai Switch

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
Transistor NMOS
Simbol NMOS

Disiplin

Gate
Model saklar NMOS:
Fungsi saklar:
x low (x = 0) saklar terbuka

x high (x = 1) saklar
tersambung
Operasi NMOS sebagai Saklar

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
Disiplin
Gate
Transistor beroperasi dengan

mengontrol tegangan VG di
terminal Gate (G)
Jika VG low, tidak ada koneksi
antara terminal Source (S) dan
Drain (D). Transistor mati (off)
Jika VG high, transistor hidup
(on). Seolah seperti saklar
tertutup antara terminal
Source (S) dan Drain (D)
Transistor PMOS sebagai Switch

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
Transistor PMOS
Simbol PMOS
Model saklar NMOS:
Fungsi saklar:

Disiplin
Gate
x low (x = 0) saklar tersambung

x high (x = 1) saklar
terputus
Operasi PMOS sebagai Saklar

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
Disiplin
Gate
Transistor beroperasi dengan

mengontrol tegangan VG di
terminal Gate (G)
Jika VG low, tidak ada koneksi
antara terminal Source (S) dan
Drain (D). Transistor mati (off)
Jika VG high, transistor hidup
(on). Seolah seperti saklar
tertutup antara terminal
Source (S) dan Drain (D)
NMOS dan PMOS dalam Rangkaian Logika

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
Disiplin
Gate
NMOS dan PMOS dalam Rangkaian Logika

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
Disiplin
Gate
Saat transistor NMOS on, maka terminal drainnya pulled-down ke Gnd

Saat transistor PMOS on, maka terminal drainnya pulled-up ke VDD
Disebabkan cara operasi transistor:
Transistor NMOS tidak dapat digunakan untuk mendorong
terminal drainnya secara penuh ke VDD
Transistor PMOS tidak dapat digunakan untuk mendorong
terminal drainnya secara penuh ke GND
Sehingga Dibentuk CMOS, transistor NMOS dan PMOS dipasangkan
Gerbang Logika CMOS

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
Disiplin
Gate
Gerbang CMOS: pasangan NMOS dan PMOS

transistor NMOS membentuk pull-down network (PDN)
transistor PMOS membentuk pull-up network (PUN)
Fungsi yang direalisasikan dengan PDN dan PUN adalah saling
berkomplemen satu dengan yang lain
PDN dan PUN mempunyai jumlah transistor yang sama
Disusun sehingga kedua jaringan adalah dual satu sama lain
Dimana PDN mempunyai transistor NMOS secara seri, maka
PUN mempunyai PMOS secara paralel dan sebaliknya
Gerbang Logika CMOS

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
Disiplin
Gate
Untuk semua valuasi sinyal

masukan:
PDN menarik Vf ke
Gnd (pull-down);
atau
PUN menarik Vf ke
VDD (pull-up)
Gerbang NOT CMOS

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
Diimplementasikan dengan 2 transistor

Disiplin
Gate
Gerbang NAND CMOS

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS

Disiplin
Gate
x1
x2
T1
T2
T3
T4
On
On
Off
Off
f
1
On
Off
Off
On
1
Off
On
On
Off
1
Off
Off
On
On
0
Gerbang NOR CMOS

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS

Disiplin
Gate
x1
x2
T1
T2
T3
T4
On
On
Off
Off
f
1
On
Off
Off
On
0
Off
On
On
Off
0
Off
Off
On
On
0
Gerbang AND CMOS

Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
x1 x2
f
T1 T2 T3 T4 T5
T6

Disiplin
Gate
On
On
Off
Off
Off
On
On
Off
Off
On
Off
On
Off
On
On
Off
Off
On
Off
Off
On
On
On
Off
Gerbang OR CMOS
Teknologi CMOS

Saklar Transistor
Transistor NMOS
Transistor PMOS
Gerbang Logika CMOS
x1 x2
f
T1 T2 T3 T4 T5
T6

Disiplin
Gate
On
On
Off
Off
Off
On
On
Off
Off
On
On
Off
Off
On
On
Off
On
Off
Off
Off
On
On
On
Off
Teknologi CMOS
Disiplin
Abstraksi Digital
Level Logika
Level Beban Statis
Beban Kapasitif
Konduktor Sempurna
Delay Propagasi
Sumber Daya
Gate

Disiplin
Sistem Kompleks -> Abstraksi

Teknologi CMOS
Disiplin
Abstraksi Digital
Level Logika
Level Beban Statis
Beban Kapasitif
Konduktor Sempurna
Delay Propagasi
Sumber Daya
Gate
Bagaimana sebuah IC kompleks dapat didesain?

tersusun atas jutaan (milyaran) transistor
melakukan fungsi kompleks
Solusinya adalah dengan abstraksi
mengidentifikasikan aspek yang penting untuk dikerjakan
menyembunyikan detail dari aspek yang lain
Abstraksi digital:
membuat asumsi
mengikuti disiplin yang membuat asumsi valid sehingga detail
dapat disembunyikan, fokus dengan yang penting
Setidaknya terdapat 5 asumsi dan disiplin dalam abstraksi digital
Asumsi #1: Level Logika

Teknologi CMOS
Disiplin
Abstraksi Digital
Level Logika
Level Beban Statis
Beban Kapasitif
Konduktor Sempurna
Delay Propagasi
Sumber Daya
Asumsi: Semua sinyal mempunyai tegangan low dan high yang

memadai (level logika) untuk merepresentasikan nilai diskrit 0 dan 1
(positive-logic)
Saat ini, level logika TTL menjadi level standar untuk IC logika
Tegangan supplai: 5V, 3.3V, 1.8V dan 1.2V

Gate
Menggunakan tegangan threshold untuk membedakan nilai 0 dan 1
Akan problem sensitivitas

saat ada variasi threshold
(misalnya di penerima)
Margin Noise
Teknologi CMOS
Disiplin
Abstraksi Digital
Level Logika
Level Beban Statis
Beban Kapasitif
Konduktor Sempurna
Delay Propagasi
Sumber Daya
Menggunakan 2 threshold:
threshold tinggi dan threshold

rendah. Ada zona unspecified
rentan dengan noise, interferensi,

rugi-rugi parasitic saat transmisi

Gate
Solusi: menambah threshold output
VOL < VIL dan VOH > VOL
Disiplin: komponen mematuhi spesifikasi

noise margin yang mencukupi untuk
mengantisipasi noise, sehingga level
tegangan tidak terganggu
Asumsi #2: Level Beban Statis

Teknologi CMOS
Disiplin
Abstraksi Digital
Level Logika
Level Beban Statis
Beban Kapasitif
Konduktor Sempurna
Delay Propagasi
Sumber Daya
Asumsi: Arus untuk mensuplai komponen mencukupi tanpa mengganggu level logika
Static load: arus yang mengalir saat beban dihubungkan ke output rangkaian

Gate
Ditentukan oleh rangkaian internal di komponen (resistansi output seri)
Static berarti hanya melihat beban saat nilai sinyal tidak berubah
Masukan high: komponen input mensuplai (source) arus ke beban
Masukan low: komponen menerima (sink) arus dari beban
Disiplin: rangkaian tidak overload, membatasi fanout untuk memenuhi konstrain

beban statis
Manufaktur menyediakan karakteristik load statis (IOH , IOL , IIH dan IIL )
Desainer memastikan fanout (jumlah input yang dapat didrive oleh suatu
output) tidak mempengaruhi level logika
Karakteristik beban statis

Teknologi CMOS
Disiplin
Diberikan:
Arus input: komponen sbg load

Arus output: komponen sbg
driver
Abstraksi Digital
Level Logika
Level Beban Statis
Beban Kapasitif
Konduktor Sempurna
Delay Propagasi
Sumber Daya
Nilai arus: negatif (arus keluar

dari terminal), positif (arus
masuk ke terminal)

Gate
Tiap keluaran terminal dapat source/sink arus 24mA dan beban masukan 5A,
sehingga dapat mendrive 24mA/5A = 4800 masukan
Namun, untuk logika high tegangan keluaran turun 2.2V dan untuk logika low
tegangan naik menjadi 0.55V
Noise margin hanya menjadi 0.2V untuk logika high dan 0.25V untuk logika low
Agar noise margin tetap 0.4V, arus keluaran dibatasi 12mA, sehingga fanout
maksimal 2400 masukan
Tapi, beban statis bukan satu-satunya faktor yang menentukan fanout
Asumsi #3: Beban Kapasitif dan Delay Propagasi

Teknologi CMOS
Disiplin
Asumsi: Perubahan level sinyal terjadi secara seketika
Abstraksi Digital
Level Logika
Level Beban Statis
Beban Kapasitif
Konduktor Sempurna
Delay Propagasi
Sumber Daya

Gate
Real: transisi level sinyal tidak seketika
rise-time (tr ): lamanya waktu sinyal

tegangan naik dari level rendah ke tinggi
fall-time (tf ): lamanya waktu sinyal

tegangan turun dari level tinggi ke
rendah
Di tiap komponen: resistansi seri (rs ),

kapasitansi masukan (Cin )
Saat output dihubungkan dengan beberapa beban masukan secara paralel, Cin =
total Cin semua masukan. Transisi jadi lebih lambat (landai)
Disiplin: Minimalkan fanout untuk mengurangi beban kapasitif, sehingga memenuhi

konstrain delay propagasi
Asumsi #3: Delay Propagasi

Teknologi CMOS
Disiplin
Abstraksi Digital
Level Logika
Level Beban Statis
Beban Kapasitif
Konduktor Sempurna
Delay Propagasi
Sumber Daya
Gate
Selain itu, delay propagasi komponen (tpd ): lamanya waktu dari perubahan input
sampai outputnya berubah
Misalnya: Cin tipikal dari komponen IC logika adalah 5pF. Suatu komponen
(misalnya gerbang AND) mempunyai delay propagasi maksimum, tpd 4.3ns yang
diukur saat kapasitansi load CL 50pF. Berapa fanout gerbang AND yang dapat
digunakan tanpa menyebabkan delay propagasi yang melebihi nilai maksimum
Maksimum fanout = CL /Cin = 50pF/5pF = 10

Nilai sebenarnya akan lebih kecil karena terdapat kapasitansi stray antara
keluaran dan masukan
Asumsi #4: Wire adalah Konduktor Sempurna

Teknologi CMOS
Disiplin
Abstraksi Digital
Level Logika
Level Beban Statis
Beban Kapasitif
Konduktor Sempurna
Delay Propagasi
Sumber Daya
Gate
Asumsi: Perubahan nilai di keluaran akan langsung dapat dilihat

seketika oleh masukan komponen yang terhubung ke keluaran
tersebut
Wire adalah konduktor sempurna yang dapat
mempropagasikan sinyal tanpa delay
Wire adalah jalur transmisi
Untuk jalur pendek, asumsi dapat diterima
Jalur panjang, disiplin perlu diperhatikan. Misalnya saat
mendesain rangkaian kecepatan tinggi
Terdapat kapasitansi dan induktansi parasitik yang tidak
dapat diabaikan
Disiplin: menjaga delay propagasi sinyal masih memenuhi konstrain

kecepatan data
Asumsi #5: Flip-flip (Sekuensial)

Teknologi CMOS
Disiplin
Abstraksi Digital
Level Logika
Level Beban Statis
Beban Kapasitif
Konduktor Sempurna
Delay Propagasi
Sumber Daya
Asumsi: Di rangkaian sekuensial, sebuah flip-flop menyimpan nilai masukannya

seketika saat transisi masukan clock dari 0 ke 1 (transisi naik). Selain itu, nilai yang
tersimpan akan terlihat di keluarannya seketika itu juga
Flip-flop membutuhkan nilai yang akan disimpan

harus ada di jalur masukan dalam interval waktu
sebelum transisi clock naik. Disebut setup time
Dan nilainya harus tidak berubah antara interval

Gate
tersebut sampai suatu interval setelah transisi clock

naik. Disebut hold time
Nilai yang tersimpan tidak langsung tampak di keluaran, namun ada delay. Disebut
clock-to-output delay
Disiplin: rangkaian harus memenuhi konstrain berikut
Perubahan data masukan harus tidak terjadi dalam interval th

Keluaran data dari satu sisi clock harus sampai di masukan flip-flop
selanjutnya sebelum interval setup time di clock berikutnya
Sumber Daya
Teknologi CMOS
Disiplin
Abstraksi Digital
Level Logika
Level Beban Statis
Beban Kapasitif
Konduktor Sempurna
Delay Propagasi
Sumber Daya
Gate
Dua sumber konsumsi daya di rangkaian digital

daya static: disebabkan karena arus bocor (leakage current)
antar dua terminal atau terminal dengan ground
Terjadi secara kontinyu, tidak dipengaruhi oleh operasi

rangkaian
daya dinamik: disebabkan karena adanya charging dan

discharging di kapasitansi beban saat ada transisi level
tegangan logika di keluaran (naik/turun)
Dipengaruhi oleh frekuensi perubahan level sinyal
Upaya mengontrol konsumsi daya:

daya statik: memilih komponen dengan konsumsi daya statik
rendah
daya dinamik: mengurangi frekuensi transisi sinyal
Teknologi CMOS
Disiplin
Gate
Buffer
Tri-state
Transmission Gate
Implementasi CMOS
Buffer dan Transmission Gate
Buffer
Teknologi CMOS
Disiplin
Gate
Buffer sering digunakan di rangkaian yang mempunyai load (beban) kapasitif besar
Dapat dibuat dengan kemampuan kapasitas driving yang berbeda
Buffer
Tri-state
Transmission Gate
Implementasi CMOS
Tergantung ukuran transistor yang digunakan

Semakin besar transistor kemampuan menangani arus yang lebih banyak
Umumnya digunakan untuk mengontrol LED (light emitting diode)
Buffer mempunyai fan-out yang lebih besar daripada gerbang logika lainnya
Buffer non-inverting
Buffer inverting
Buffer (Gerbang) Tri-State

Teknologi CMOS
Disiplin
Gerbang (Buffer) Tri-state mempunyai:

Gate
satu input (x)
Buffer
Tri-state
Transmission Gate
Implementasi CMOS
satu output (f )
satu masukan kontrol (e)
Saat e = 1, buffer melalukan nilai x ke f. Jika e = 0, masukan buffer
terputus dari keluaran f
Buffer (Gerbang) Tri-State

Teknologi CMOS
Disiplin
Gate
Buffer
Tri-state
Transmission Gate
Implementasi CMOS
Untuk baris dimana e=0,

keluaran dinyatakan dengan
nilai Z
Nilai Z disebut kondisi
high-impedance
Nama tri-state berasal dari 2

keadaan normal (0 dan 1) dan
Z sebagai keadaan ketiga
(tidak mempunyai keluaran)
Tipe Buffer Tri-state

Teknologi CMOS
Disiplin
4 konfigurasi buffer tri-state: tipe output dan sinyal kontrol

Gate
Buffer
Tri-state
Transmission Gate
Implementasi CMOS
Aplikasi Buffer
Teknologi CMOS
Disiplin
Gate
Buffer
Tri-state
Transmission Gate
Implementasi CMOS
Kedua output gerbang tristate dihubungkan

Ini dimungkinkan, karena salah satu keluaran gerbang tri-state
akan Z (high-impedance)
Fungsi: multiplekser 2-masukan
Transmission Gate
Teknologi CMOS
Disiplin
Transmission gate (TG) berfungsi seperti saklar, menghubungkan

input (x) ke output (f )

Gate
Buffer
Tri-state
Transmission Gate
Implementasi CMOS
Umumnya digunakan untuk mengimplementasikan gerbang

XOR dan rangkaian multiplekser
Buffer non-inverting CMOS

Teknologi CMOS
Disiplin
Menggunakan 4 transistor

Gate
Buffer
Tri-state
Transmission Gate
Implementasi CMOS
Transmission Gate CMOS

Teknologi CMOS
Disiplin

Gate
Buffer
Tri-state
Transmission Gate
Implementasi CMOS
Buffer Tri-state CMOS

Teknologi CMOS
Disiplin

Gate
Buffer
Tri-state
Transmission Gate
Implementasi CMOS
Multiplekser dan XOR dengan TG

Teknologi CMOS
Disiplin
Gate
Buffer
Tri-state
Transmission Gate
Implementasi CMOS
Hitung jumlah transistor yang diperlukan

TSK205 Kuliah6 CMOS TinjauanPraktikal

Diunggah oleh

Informasi Dokumen

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

TSK205 Kuliah6 CMOS TinjauanPraktikal

Diunggah oleh

Hak Cipta:

Format Tersedia

Teknologi Implementasi: CMOS dan Tinjauan Praktikal

Eko Didik Widianto (didik@undip.ac.id)

@2011 eko didik widianto (http://didik.blog.undip.ac.id)

TSK205 Sistem Digital - Siskom Undip 1 / 42

@2011 eko didik widianto (http://didik.blog.undip.ac.id)

TSK205 Sistem Digital - Siskom Undip 2 / 42

@2011 eko didik widianto (http://didik.blog.undip.ac.id)

TSK205 Sistem Digital - Siskom Undip 3 / 42

Level Tegangan Logika

@2011 eko didik widianto (http://didik.blog.undip.ac.id)

TSK205 Sistem Digital - Siskom Undip 4 / 42

Nilai Logika sebagai Level Tegangan

Level Tegangan Logika

Variabel biner akan dinyatakan sebagai sinyal di rangkaian elektronik

Sistem logika negatif sebaliknya

@2011 eko didik widianto (http://didik.blog.undip.ac.id)

TSK205 Sistem Digital - Siskom Undip 5 / 42

Nilai Logika sebagai Level Tegangan

Level Tegangan Logika

Vss merupakan tegangan minimum yang

Level tegangan untuk V0,max (threshold maksimal) dan V1,min

@2011 eko didik widianto (http://didik.blog.undip.ac.id)

TSK205 Sistem Digital - Siskom Undip 6 / 42

Level Tegangan Logika

Rangkaian logika dibangun dengan transistor

@2011 eko didik widianto (http://didik.blog.undip.ac.id)

TSK205 Sistem Digital - Siskom Undip 7 / 42

Transistor NMOS sebagai Switch

Level Tegangan Logika

Tinjauan Fisik: Asumsi dan

Buffer dan Transmission

Model saklar NMOS:

x low (x = 0) saklar terbuka

@2011 eko didik widianto (http://didik.blog.undip.ac.id)

TSK205 Sistem Digital - Siskom Undip 8 / 42

Operasi NMOS sebagai Saklar

Level Tegangan Logika

Transistor beroperasi dengan

@2011 eko didik widianto (http://didik.blog.undip.ac.id)

TSK205 Sistem Digital - Siskom Undip 9 / 42

Transistor PMOS sebagai Switch

Level Tegangan Logika

Model saklar NMOS:

Tinjauan Fisik: Asumsi dan

x low (x = 0) saklar tersambung

@2011 eko didik widianto (http://didik.blog.undip.ac.id)

TSK205 Sistem Digital - Siskom Undip 10 / 42

Operasi PMOS sebagai Saklar

Level Tegangan Logika

Transistor beroperasi dengan

@2011 eko didik widianto (http://didik.blog.undip.ac.id)

TSK205 Sistem Digital - Siskom Undip 11 / 42

NMOS dan PMOS dalam Rangkaian Logika

Level Tegangan Logika

@2011 eko didik widianto (http://didik.blog.undip.ac.id)

TSK205 Sistem Digital - Siskom Undip 12 / 42

NMOS dan PMOS dalam Rangkaian Logika

Level Tegangan Logika

Saat transistor NMOS on, maka terminal drainnya pulled-down ke Gnd

@2011 eko didik widianto (http://didik.blog.undip.ac.id)

TSK205 Sistem Digital - Siskom Undip 13 / 42

Gerbang Logika CMOS

Level Tegangan Logika

Gerbang CMOS: pasangan NMOS dan PMOS