MODUL I PENGENALAN VHDL

Sekilas tentang VHDL

VHDL adalah sebuah bahasa pemograman VHSIC (Very High Speed Intregated Circuit) yang dikembangkan oleh IEEE (Institute of Electrical and Electronic Engineering). VHDL adalah salah satu bahasa pemodelan yang digunakan untuk merancang atau memodelkan rangkaian digital. Bahasa pemrograman lainnya antara lain verilog dan C++

Kelebihan VHDL
VHDL mampu melakukan desain hardware hingga sampai system yang lebih kompleks. Mudah dalam mencari dan mendeteksi kesalahan dengan lebih mudah dalam simulasi. Bahasa pemograman yang mudah dimengerti dan dipelajari dengan cepat. Mendukung metodologi top-down dan bottom-up Testbench dapat dituliskan menggunakan bahasa ini Tipe data baru dapat disebutkan Dapat mencari dan mendeteksi kesalahan dengan lebih mudah dalam simulasi Proses implementasi program independen sehingga memungkinkan untuk melakukan beberapa perubahan sampai menit menit terakhir. Hardware untuk implementasi sangat flexibel, sehingga dapat digunakan untuk berbagai perancangan dan dapat dipilih sesuai kebutuhan.

Struktur Pemrograman VHDL

Library Package Configuration Entity Architecture : Process Signal and Variable

Modelsim
Proses Modelsim

Multiplier array 4 Bit

Multiplier adalah sebuah rangkaian untuk mengalikan 2 input bilangan. Masukkan 2 input bilangan unsigned sejumlah 4 bit Panjang Output 8 bit

Contoh Multiplier

M
Q PP0 PP1 PP2 PP3

1101 0101 1101 0000 1101 0000 1000001

Perancangan Multiplier
M = m3m2m1m0 Q = q3q2q1q0 Partial Product 0 Partial Product 1 (4 bit multiplicant) (4 bit multiplier)

Partial Product 2 dan 3 akan sama dengan penurunan PP0

Cell 1

Cell 2