PERCOBAAN 10 ELEMEN MEMORI BINER JK FLIP-FLOP

A. Tujuan Percobaan: 1. Agar mahasiswa dapat mengetahui prinsip kerja dari JK Flip-Flop 2. Untik menguji dua keadaan stabil pada JK Flip-Flop

B. Teori Dasar JK Flip merupakan salah satu rangkaian Flip-Flop yang paling banyak digunakan karena keadaan outputnya selalu stabil dan keadaan yang tidak diharapkan tidak akan pernah terjadi.Untuk memudahkan penggambaran, maka JK Flip-Flop yang dibuat dari clock RS Flip-Flop dapat digambarkan dengan simbol sebgai berikut:

Gambar 70. Simbol logic JK Flip-Flop Tabel 47. Tabel kebenaran JK Flip Flop INPUT J LOW LOW HIGH K LOW CLK Transition OUTPUT Q
Q

No change LOW
HIGH LOW

HIGH Transition LOW

Transition HIGH

HIGH HIGH Transition

Toggle

79

Selain dibuat dari clock RS Flip-Flop, JK Flip-Flop dapat dibuat dari D Flip-Flop. Flip-flop JK merupakan pengembangan dari flip-flop RS dengan satu pengecualian : jika dua masukannya TINGGI maka terjadi simultan pada keluaran JK Flip-Flop toggle (kebalikan dua keluaran ). Eliminasi ini pada keadaan yang tak terdefinisi yang ditemukan pada flip-flop RS Flip-Flop.

Gambar 71. Sinyal input JK Flip Flop

Terdapat dua tipe dasar dari penggunaan bentuk pendetakan ketika menerapkan sebuah rangkaian JK Flip-Flop : 1. Pendetakan Pinggir: Memindahkan data masukan ke keluaran pada sebuah clock transisi sebelumnya 2. Pendetakan Master-Slave : Data masukan dicontohkan ketika masukan clock adalah TINGGI dan dipindahkan ke keluaran pada tepi yang terikut dari clock. Ketika memakai tipe pendetakan ini, data masukan seharusnya tidak berubah sehingga perioda pada waktu clock adalah TINGGI. (Sumber teori : Jobsheet praktikum dan Modul Elektronika Digital)

80

C. Gambar Percobaan

Gambar 72. IC JK Flip Flop

Gambar 73. Basic JK Flip-Flop

D. Alat dan Bahan 1. Modul IC 7476 2. Modul JK Flip-Flop 3. Jumper

E. Langkah Percobaan 1. Masukkan sebuah IC 7476 master lave triggered. dua JK flip-flop dalam papan Logika Lab 2. Susun rangkaian seperti pada gambar 73. 3. Atur sakelar seperti yang ditunjukkan pada table 48 tabel kebenaran JK flip-flop. catat keadaan L1 4. Bandingkan keluarannya dengan keluaran tabel kebenaran JK standar. 81

5. Atur saklar SW 2 dan SW 3 pada HIGH. Atur saklar SW 1 (LOW ke HIGH ke LOW) dalam waktu yang singkat. Amati keluaran toggle setiap kali saklar ditutup dari HIGH ke LOW. 6. Atur saklar SW2 dan SW3 ke HIGH. Anggap keadaan keluaran L1 titik ransisisI clok dari LOW ke HIGH .

F. Hasil Percobaan Tabel 48. Tabel kebenaran JK Flip-Flop INPUT K = SW3 J = SW2 CLK = SW1 0 0 1 1 1 0 1 0 1 1 OUTPUT Q = L1 0 1 0 1 0

G. Analisa Data 1. Jika kedua data input pada keadaan 0 maka tidak akan terjadi perubahan pada output meskipun diberikan sinyal clock. 2. Jika kedua sinyal input berada pada keadaan 1, tiap pulsa clock data input akan berubah dari sebelumnya (komplemen dari data sebelumnya).

H. Kesimpulan 1. Toggle terjadi apabila input J dan K adalah high sementara terjadi transisi pada clock, hal ini terjadi karena outputnya reverse. 2. Output JK Flip-Flop tidak berubah jika pada input J dan K adalah rendah dengan transissi clock. 3. Input JK Flip-Flop akan berubah jika pada input J dan K berbeda dengan transisi clock

82