BAB VI

RANGKAIAN SEQUENSIAL
Kompetensi dasar :
Setelah mempelajari bab ini diharapkan mahasiswa dapat memahami dengan
benar tentang
Indikator :
Setelah mempelajari bab ini mahasiswa akan memahami dengan baik tentang :
6.1. RANGKAIAN SEQUENSIAL
Rangkaian sequensial dengan clock terdiri dari satu kelompok flip-flop dan
gerbang-gerbang kombinasional yang dihubungkan untuk membentuk sebuah
jalur feed-back. Flip-flop itu penting, karena dengan keberadaannya, rangkaian
tersebut dapat mengurangi jumlah kebutuhan gerbang, sedangkan pada rangkaian
kombinasional murni tidak memiliki jalur feed-back.
Rangkaian yang hanya terdiri dari flip-flop bisa juga disebut rangkaian sequensial
biarpun tanpa gerbang kombinasional.
Sebuag rangkaian MSI (Medium Scale Integration) yang berisi sel-sel penyimpan
data (storage) didalamnyabisa juga termasuk rangkaian sequensial.Rangkaian MSI
yang

memiliki

flip-flop

atau

sel-sel

penyimpan

yang

lain

biasanya

diklasifikasikan berdasarkan fungsi yang ditampilkannya, bukan berdasarkan

namanya rangkaian sequensial. Rangkaian MSI ini diklasifikasikan menjadi 3
katagori yaitu : Register, Counter (Pencacah), dan Random Access Memory
(RAM).
Register adalah suatu kelompok sel-sel penyimpan biner yang baik untuk
menahan informasi biner. Satu kelompok flip-flop merupakan sebuah register,
karena setiap flip-flop adalah sebuah sel yang mampu menyimpan satu-bit
informasi. Sebuah register n-bit memiliki 1 kelompon n flip-flop dan mampu
untuk menyimpan informasi biner yang berisi n-bit. Selain mempunyai flip-flop,
sebuah register kadang mempunyai gerbang kombinasional untuk menjalankan
pemrosesan data secara spesifik. Flip-flop digunakan untuk menahan informasi

TEKNIK DIGITAL

79

biner dan gerbang kombinasional digunakan untuk mengontrol kapan dan

bagainama informasi itu ditransfer ke dalam register.
Counter (pencacah) adalah sebuah register yang bekerja saat adanya pulsa input
yang dialirkan melalui urutan keadaan yang telah ditentukan. Gerbang-gerbang
dalam counter dihubungkan sedemikian rupa untuk menghasilkan urutan tertentu
dari keadaan biner pada register. Meskipun counter adalah type khusus dari
register, orang sering membedakan mereka dengan memberi nama khusus
counter.
6.2. SHIFT REGISTER (REGISTER GESER)
Suatu register yang dapat melakukan pergeseran informasi biner ke kiri atau
ke kanan disebut register geser. Konfigurasi logika dari sebuag register geser
terdiri dari sebuah rangkaian flip-flop yang dihubungkan secara cascade, yaitu
output dari salah satu flip-flop dihubungkan ke input flip-flop berikutnya. Dan
semua flip-flop menerima pulsa clock dalam waktu yang bersamaan dan
menyebabkan pergeseran dari satu keadaan ke keadaan berikutnya.
Ditinjau dari sistem input-outputnya register geser tebagi menjadi :
a. Serial Input Serial Output (SISO)
b. Serial Input Paralel Output (SIPO)
c. Paralel Input Paralel Output (PIPO)
d. Paralel Input Serial Output (PISO)
6.2.1. Serial Input Serial Output (SISO)
Serial Input ditentukan oleh data yang masuk ke flip-flop paling kiri (Data Input)
dan serial output diambil dari output flip-flop paling kanan (QD).

Input Data

Clk

Clk

Clk
Q

Output Data

Clk
Q

Clock

Gambar 6.1.. Rangkaian Shift Register SISO

TEKNIK DIGITAL

80

Operasi kerja dari rangkaian ini dapat digambarkan melalui tabel kebenaran dan
timing diagram dibawah ini.
Tabel 6.1.1. Tabel operasi SISO
Data = 1 1 0 1
Clock
0
1
2
3
4
5
6
7
8

QA
0
1
0
1
1
0
0
0
0

QB
0
0
1
0
1
1
0
0
0

QC
0
0
0
1
0
1
1
0
0

QD
0
0
0
0
1
0
1
1
0

Out paralel
Data terakhir

Timing diagram

DATA = 1 1 0 1(Lsb)
CLOCK

QA
QB
QC
QD

Gambar 6..2. Timing Diagram Shift Register SISO & SIPO

Dari Operasi diatas dapat dilihat bahwa data yang pertama kali dimasukkan ke
input (input data) akan keluar ke output (QD) setelah clock yang ke 4. Dan data
terakhir akan keluar ke output (QD) setelah clock yang ke 7.
6.2.2. Serial Input Paralel Output (SIPO)

TEKNIK DIGITAL

81

Pengambilan inputnya sama dengan hift register SISO, tetapi outputnya diambil
dari output Q dari setiap flip-flop (QA,QB, QC, QD).

Output Data Paralel

QA

Input Data

Clk

QB

Q
Clk

QC

Q
Clk

QD

Q
Clk

Clock

Gambar 6.3. Rangkaian Shift Register SIPO

Sedangkan operasi dari register ini dapat dijelaskan seperti pada Tabel 6.1.1 dan
timing diagram pada gambar 6.1.2. (SISO). Akan tetapi output SIPO akan terjadi
setelah clock ke 4, semua data yang diinputkan telah tertransfer ke output paralel
(QA, QB, QC, QD).

TEKNIK DIGITAL

82

6.2.3. Paralel Input Paralel Output (PIPO)

Pada sistem ini, semua input masuk ke input masing-masing flip-flop dan
ditransfer secara bersama-sama ke setiap output flip-flop saat diberikan clock
(hanya 1 kali).

Output Data Paralel

QA

QB

Clk

Clk

QC

Clk
Q

QD

Q
Clk

Clock

DA

DB

DC

DD

Input Data Paralel

Gambar 6.4. Rangkaian Shift Register PIPO

6.2.4. Paralel Input Serial Output (PISO)
Rangkaian dari sistem ini agak sedikit berbeda dengan jenis register geser lainnya,
pada sistem ini data diinputkan secara paralel dan akan ditransfer ke output dalam
bentuk serial (satu per satu).
Sedangkan rangkaian PISO ini dapat dibentuk dengan bermacam-macam cara
antara lain dengan menggunakan flip-flop yang ditambahkan dengan beberapa
gerbang kombinasional, menggunakan multiplexer dan counter, dll.

TEKNIK DIGITAL

83

6.3. COUNTER (PENCACAH)

6.3.1. Definisi
Rangkaian sequensial yang bekerja menurut suatu urutan yang telah ditentukan
berdasarkan pulsa input disebut COUNTER (Pencacah). Pulsa input, biasanya
disebut count pulse (pulsa hitung), mungkin berupa pulsa digital atau pulsa yang
berasal dari sumber lain dan merupakan interval waktu tertentu atau acak.
Counter ini dapat dijumpai pada hampir semua peralatan yang berisi logika
digital. Biasanya digunakan untuk menghitung jumlah suatu kejadian dan juga
berguna untuk membangkitkan urutan waktu (timing sequence) untuk mengontrol
operasi dari suatu sistem digital.
Sebuah counter yang bekerja berdasarkan urutan biner disebut counter biner
(binary counter). Sebuah n-bit counter biner tersusun dari n flip-flop dan dapat
menghitung dalam biner dari 0 sampai dengan 2n 1.
Suatu contoh, diagram kondisi (state diagram) untuk 3-bit counter ditunjukkan
pada gambar 10.1. di bawah ini . Seperti kondisi biner yang berada dalam
lingkaran, output dari flip-flop akan mengulangi urutan hitungan, dengan kata lain
hitungan akan kembali ke 0 setelah mencapai 111.

000
001

111

110

010

101

011
100

Gambar 6.5. State diagram untuk 3-bit counter biner.

TEKNIK DIGITAL

84

Dalam counter ini hanya mempunyai 1 (satu) inputan, yaitu pulsa hitung (count
pulse), output nya tergantung dari kondisi flip-flop saat itu (present state). Dan
kondisi berikutnya juga tergantung keadaan flip-flop saat itu . Karena keadaan
diatas maka counter ini ditentukan oleh urutan hitungan (count sequence) yaitu
urutan state biner.
6.3.2. 4-Bit Binary Counter
Binary counter atau counter biner adalah counter yang menghitung pulsa yang
masukdan menghasilkan output berupa bilangan biner.
4-bit binary counter adalah counter yang terdiri dari 4 buah flip-flop dengan 4
buah terminal output dan memiliki hitungan dari 0000 (0) sampai 1111 (15) yang
berupa bilangan biner.

D (LSB)

J
Input

Q
Clk

Clk

Clk

Clk

Reset

Gambar 6.6. Rangkaian 4-bit Binary Counter.

Keempat flip-flop diatas dihubungkan secara cascade, hanya ada 1 (satu) flip-flop
saja yang dihubungkan langsung ke sumber (input), sehingga bekerjanya secara
bertahap, oleh karena itu counter tersebut disebut Assynchronous Counter atau
Serial Counter. Tabel 10.1. dibawah ini menunjukkan kerja 4-bit binary counter.

TEKNIK DIGITAL

85

TABEL 6.3.1. Tabel kebenaran 4-bit binary counter.

Clock

QA

QB

QC

QD

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Counter ini terbentuk dari J-K flip-flop yang memiliki sistem pentriggeran tebing
turun (negative edge triggering) atau valid jika terjadi perubahan signal dari
logika 1 ke logika 0.
Assumsi awal (clock ke 0) semua output adalah 0 (0000), dan hal ini dapat
dilakukan dengan menghubungkan terminal reset ke ground sesaat, dengan
demikian counter tersebut siap untuk menghitung.
Saat pulsa pertama (clock ke 1) masuk atau clock bergerak dari 1 ke 0 maka QD
akan berubah dari 0 ke logika 1. Pada flip-flop C, pada terminal clock, pulsa
bergerak dari 0 ke logika 1, sehingga output QC akan tetap berlogika 0.
Sedangkan output Qb dan QA juga akan tetap 0 karena inputnya masih tetap,
Maka setelah pulsa pertama keadaan output counter (QA,QB,QC,QD) adalah
0001.
Pada saat pulsa ke 2 datang, maka QD akan berubah dari logika 1 ke logika 0.
Perubahan ini diteruskan ke flip-flop C sehingga QC berubah dari logika 0 ke
logika 1, dan perubahan ini tidak mentrigger flip-flop B dan flip-flop A sehingga
QB dan QA tetap berlogika 0.

TEKNIK DIGITAL

86

Setelah pulsa ke 3 datang, output counter (QA,QB,QC,QD) adalah 0011, setelah

pulsa ke 4 0100, pulsa ke 5 0101, dan seterusnya hingga pulsa ke 15 1111. Pada
pulsa berikutnya (ke 16) output akan kembali ke 0000. Dan perhitungan
berikutnya akan mulai seperti semuala lagi. Dengan demikian 4-bit binary counter
hanya bisa menghitung dari 0 hingga 15.
Gambar 6.3.3. memperlihatkan timing diagram dari 4-bit binary counter tersebut.

CLOCK

10

11

12

13

14

15

16

17

18

19

20

QD
QC
QB
QA
Desimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1 2 3

Gambar 6.7. Timing diagram 4-bit binary counter.

Jika kita perhatikan frequensi dari keempat output counter pada timing diagram
tersebut, nampak bahwa QD = f pulsa input, Frequensi QC = f QD; Frequensi QB
=f

QC

dan frequensi QA = f

, Kalau dibandingkan antara frequensi pulsa

QB

input dengan frequensi QA, maka frequensi QA = 1/16 x f pulsa input.

Dengan demikian 4-bit binary counter mampu membagi frequensi menjadi 16
kali. Oleh karena itu 4-bit binary counter bisa disebut devide by 16 counter atau
modulus 16 counter (Modulo 16).
6.3.3. Decimal Counter

TEKNIK DIGITAL

87

Decimal counter atau biasa disebut sebagai BCD Counter adalah merupakan
counter yang dapat menghitung dari 0 s/d 9 (memiliki 10 hitungan), oleh karena
itu bisa disebut modulus 10 (modulo 10) yang disingkat Mod 10.
Secara prinsip, counter ini memiliki cara kerja yang sama dengan binary counter,
hanya saja hitungannya dibatasi sampai 9.

D (LSB)

J
Input

Clk

Clk

Clk

Clk

Gambar 6.8. Rangkaian Decimal Counter.

TEKNIK DIGITAL

88

TABEL 6.3.2. Truth Table dari Decimal Counter.

Clock
0
1
2
3
4
5
6
7
8
9
10

QA
0
0
0
0
0
0
0
0
1
1
1

QB
0
0
0
0
1
1
1
1
0
0
0

QC
0
0
1
1
0
0
1
1
0
0
1

QD
0
1
0
1
0
1
0
1
0
1
0

--------- Posisi Reset

Kondisi awal dari counter ini diassumsikan memiliki output (QA,QB,QC,QD)

0000. Counter ini akan terus menghitung jika ada pulsa masuk, sampai hitungan 9
atau 1001. Saat pulsa ke 10 masuk maka output counter (QA,QB,QC,QD)
menjadi 1010 , QA dan QC sama-sama berlogika 1. Karena QA dan QC
terhubung dengan NAND gate , maka output NAND gate akan berlogika 0,
sehingga keadaan ini akan mereset counter hingga output counter kembali ke 0000
lagi. Proses ini dilakukan dalam waktu yang sangat singkat (15ns sampai 20ns
propagation delay IC TTL 7400), sehingga output 1010 seolah-olah tidak tampak.
Decimal counter ini dapat dirakit menggunakan IC TTL 7490 atau 7493 dimana
kedua IC tersebut telah dilengkapi dengan NAND gate didalamnya.
Dengan menggunakan IC TTL 7493 ini, juga dapat dibentuk Modulo counter,
seperti Modulo (Mod) 4, Mod 4, Mod 5, Mod 8 dan sebagainya.

6.3.4. Up Down Counter

Dari cara penghitungannya, ada 2 jenis counter yaitu Up-Counter (penghitung
naik) dan Down-Counter (penghitung turun), akan tetapi pada aplikasinya kedua
jenis counter ini banyak dikemas dalam satu paket rangkaian yang biasa disebut
Up/Down Counter.

TEKNIK DIGITAL

89

Up/Down counter ini dapat disusun menggunakan J-K flip-flop atau D flip-flop
yang dihubungkan cascade seperti pada binary counter.
B (LSB)

J
Input

Clk

Clk

TABEL KEBENARAN
Clock

QA

QB

DEC Kondisi

U
p
C
o
u
n
t

Gambar 6.9.. Rangkaian Up Counter 2-bit dan Truth Table-nya.

B (LSB)

J
Input

Clk

Clk

TABEL KEBENARAN
Clock

QA

QB

DEC Kondisi
D
0
o
w
3
n

C
o
u
n
t

Gambar 6.2.6. Rangkaian Down Counter 2-bit dan Truth Table-nya.

Dari gambar 6.2.5. dan 6.2.6. memperlihatkan hubungan penyusunan up counter
dan down counter (2-bit). Perbedaan antara up counter dan down counter hanya
terletak pada penyambungan output flip-flop 1 dengan clock flip-flop 2, Up
counter output flip-flop 1 (Q) dihubungkan ke clock flip-flop 2, dan down counter
output Q flip-flop 1 dihubungkan ke clock flip-flop 2.

TEKNIK DIGITAL

90

B (LSB)

INPUT

J
A

Clk

Q
Clk

UP/DOWN

Gambar 6.10. Rangkaian Pengganti Up/Down Counter 2-bit.

B (LSB)

J
INPUT

Q
A

Clk

J
B

Q
Clk

UP/DOWN

Gambar 6.11. Rangkaian Up/Down Counter 2-bit.

Untuk membentuk Up/Down Counter, diperlukan saklar 2 posisi yang dapat
dikontrol dari terminal up/down, seperti diperlihatkan dari 10.7.
Sedangkan saklar mekanis tersebut dapat digantikan dengan gerbang
tambahanyaitu gerbang Ex-OR (Exclusive OR)seperti terlihat pada
gambar 10.8. Sedangkan cara kerja dari rangkaian ini dapat ditunjukkan
pada tabel kebenaran berikut ini.

TEKNIK DIGITAL

91

Tabel 6.3.3. Truth Table 2-bit Up/Down Counter

Clock
0
1
2
3
4
5
6
7
8
9
10

Up/Down
0
0
0
0
0
0
1
1
1
1
1

QA
0
0
1
1
0
0
0
1
1
0
0

QB
0
1
0
1
0
1
0
1
0
1
0

Desimal
0
1
2
3
0
1
0
3
2
1
0

Timing diagram dari up/down counter diatas dapat ditunjukkan pada gambar
dibawah ini.

CLOCK

10

11

Up/Down
QB
QA

Desimal 0 1 2 3 0 1 0 3 2 1 0

Gambar 6.12. Timing diagram untuk U/D Counter 2- bit

6.3.5. Synchronous Counter (Pencacah Sinkron)
Perbedaan synchronous counter dengan asynchronous counter hnya terletak pada
penyambungan clocknya saja (sistem pentriggeranya), pada synchronous counter

TEKNIK DIGITAL

92

semua terminal clock dari flip-flop yang terpasang disambungkan menjadi satu
dan berfungsi sebagai input counter. Dan urutan hitungan (output) dari counter
jenis ini sama dengan asynchronous counter.
Tabel 6.3.4. Tabel Eksitasi untuk 3-bit synchronous counter
Dec.
0
1
2
3
4
5
6
7

A2
0
0
0
0
1
1
1
1

Urutan Hitungan
A1
0
0
1
1
0
0
1
1

A0
0
1
0
1
0
1
0
1

TA1
0
0
0
1
0
0
0
1

Input Flip-flop
TA2
TA3
0
1
1
1
0
1
1
1
0
1
1
1
0
1
1
1

Tabel eksitasi ini dapat dibuat berdasarkan urutan hitungan, Untuk efisiensinya
counter ini disusun dengan menggunakan flip-flop T (T-flip-flop).
Untuk mendasai rangkaian logika dari counter ini, maka kita harus
menyederhanakan tiap input flip-flop dengan menggunakan metode mapping.

TEKNIK DIGITAL

93

A1A0
A2

00

01

11

10

A1A0
TA1= A1A0
A1A0
A2

00

01

11

10

TA2= A0
A1A0
A2

00

01

11

10

TA3= 1
A0

Clk

A1

Clk

A2

Clk

Reset
Input

Gambar 6.13. Rangkaian Logika 3-bit synchronous counter.

TEKNIK DIGITAL

94

6.3.6. Synchronous Up/ Down Counter dengan Mode Control

Rangkaian ini adalah synchronous up/down counter (yang dapat di tukar/tukar),
ada 2 macam IC TTL dalam hal ini yaitu IC TTL 74191 / 74 LS 191 adalah 4-bit
binary counter dan IC TTL 74190 / 74 LS 190 adalah BCD counter.
Pengoperasian sinkron (Synchronous Operation) dapat dilakukan dengan
pemberian clock ke flip-flop secara bersama-sama, maka output counter akan
berubah bersama-sama jika ditrigger oleh suatu perubahan clock.
Output dari keempat master-slave flip-flop ditrigger oleh perubahan logika input
clock dari low 0 ke high 1 atau biasa disebut pentriggeran tebing naik, dan jika
enable input berlogika low atau 0.Jika enable input berlogika 1 maka counter
tidak bekerja (inhibit). Perubahan logika (level) untuk enable input dan up/down
input hanya boleh dilakukan saat clock input berlogika 1. Arah penghitungan
(naik/turun) counter dapat ditentukan melalui logika dari terminal up/down, jika
terminal up/dowm berlogika 0 maka counter akan akan melakukan penghitungan
naik (up), dan jika berlogika 1 maka counter melakukan penghitungan turun
(down).
Counter ini dapat diprogram, output counter dapat diset dengan cara memasukkan
data yang diinginkan ke terminal data input , dan memberikan logika 0 sesaat
pada terminal LOAD, selanjutnya output akan berubah sesuai perubahan input
clock. Fasilitas ini menyebabkan counter ini dapat digunakan untuk membentuk
counter Modulo-N yaitu merubah jumlah hitungan dengan cara merubah data
input (preset Input).
Terminal input clock, up/down, dan load ter-buffer dengan inverter (NOT Gate)
guna memperkecil kebutuhan pengendali, hal ini dapat mengurangi pengendali
clock yang diperlukan pada penyembungan panjang.
Dua buah output telah disediakan untuk melaksanakan fungsi cascade yaitu ripple
clock dan max/min pencacahan. Output max/min menghasilkan pulsa logika

TEKNIK DIGITAL

95

tinggi (1) dengan lebar pulsa kira-kira sama dengan satu periode clock jika
counter mencapai hitungan minimum dan maximum.
Output ripple clock menghasilkan pulsa output logika rendah (0) sesaat dengan
lebar pulsa sama dengan logika rendah dari clock input jika counter mencapai
perubahan dari maximum ke minimum atau sebaliknya.
Counter-counter ini mudah untuk dicascadekan dengan menyambungkan output
ripple clock ke input enable counter berikutnya, kalau digunakan sistem clock
paralel, atau disambungkan ke input clock counter berikutnya kalau menggunakan
peng-enable-an paralel.
Fasilitas :
-

Penghitungan BCD 8-4-2-1 atau binary

Satu jalur control penghitungan up/down

Memiliki input control enable

Output ripple clock untuk cascade

Load control yang dapat di-set secara asynchron

Parallel Output

Datat dicascadekan untuk aplikasi n-bit counter

TEKNIK DIGITAL

96

Input

Outputs

Inputs

Data
Ripple
Max/
DataData
Vcc A ClockClockMinLoad C D
16

15

14

13

12

11

10

Data QB QAEnable
Down/QC QD GND
B
Up
InputOutputs Inputs Outputs

Gambar 6.14 Connection Diagram 74LS190 / 191

TEKNIK DIGITAL

97

LOAD
A
B
DATA
INPUTS C
D
CLOCK
DOWN / UP
ENABLE

L
H
H
H
L
1

10

11

12

13

14

L
L

QA

QB

QC

QD

MAX/MIN

RIPPLE
CLOCK

Desimal

7 8 9
LOAD

0 1 22

COUNT UP

22 1 0 9 8 7

INHIBIT

COUNT DOWN

Gambar 6.15. Timing Diagram IC TTL 74190 / LS190

TEKNIK DIGITAL

98

Type

190 , 191
LS 190 , LS 191

Average

Typical Clock

Typical Power

Propagation

Frequency

Dissipation

Delay
20 ns
20 ns

25 MHz
25 Mhz

325 mW
100 mW

6.4. RANGKUMAN
1. Rangkaian sequensial dengan clock terdiri dari satu kelompok flip-flop dan
gerbang-gerbang kombinasional yang dihubungkan untuk membentuk sebuah
jalur feed-back.
2. Shipt Register (Register geser ) : Suatu register yang dapat melakukan
pergeseran informasi biner ke kiri atau ke kanan disebut register geser.
Konfigurasi logika dari sebuag register geser terdiri dari sebuah rangkaian flipflop yang dihubungkan secara cascade, yaitu output dari salah satu flip-flop
dihubungkan ke input flip-flop berikutnya.
3.Counter : Rangkaian sequensial yang bekerja menurut suatu urutan yang telah
ditentukan berdasarkan pulsa input disebut COUNTER (Pencacah). Pulsa input,
biasanya disebut count pulse (pulsa hitung), mungkin berupa pulsa digital atau
pulsa yang berasal dari sumber lain dan merupakan interval waktu tertentu atau
acak.

TEKNIK DIGITAL

99