TUGAS PRAKTIKUM V

SIMULASI COUNTER

Disusun Oleh :
Nama : Roi Jujur Sihombing
Kelas : Instrumentasi 3C
NPT : 41.15.0081
Dosen : Bpk. Adi Bagus Putranto

SEKOLAH TINGGI METEOROLOGI KLIMATOLOGI DAN GEOFISIKA

TAHUN AJARAN 2015/2016
1. JK FLIP FLOP
JK flip-flop adalah rangkaian digital sekuensial yang memiliki output berlawanan untuk
mengantisipasi keadaan terlarang pada flip-flop SR. Keadaan J=1 K=0 adalah sama dengan
keadaan set. Keadaan J=0 dan K=1 setelah keadaan set, sama dengan keadaan reset.
Sedangkan J=1 dan K=1 adalah keadaan toggle/pembalikan output dari keadaan sebelumnya.

1 2 3

CLK LED
0 0
1 1
0 1
1 0
0 0

4 5

Analisis : Pada aplikasi LOGISM disimulasikan JK flip-flop dengan frekuensi 0.25 Hz yang artinya
setiap 4 sekon maka input dan outputnya dapat mengalami perubahan. Pada simulasi JK flip-
flop ini nilai inputan dari 0 ke 1 akan merubah nilai outputnya tetapi jika 1 ke 0 maka outputnya
tetap (tidak mengalami perubahan). Setiap interval 4 sekon sinyal clock akan berubah, sinyal
output Q mengalami toggle/pembalikan.

2. Counter
Counter atau pencacah adalah rangkaian logika sekuensial yang berfungsi mencacah atau
menghitung jumlah pulsa clock yang masuk. Menurut pengaktifan elemen penyimpanannya,
terdapat counter asinkron dan counter sinkron. Pada counter asinkron, flip-flop bekerja
secara tidak serempak ketika diberi input pulsa clock. Sedangkan pada counter sinkron, flip-
flop bekerja secara bersama-sama ketika ada pulsa masuk ke input.

No LED CLK Q0 Q1 Q2 Desimal

1. 1 1 0 0 1
2. 0 1 0 0 1
3. 1 0 1 0 2
4. 0 0 1 0 2
5. 1 1 1 0 3
6. 0 1 1 0 3
7. 1 0 0 1 4
8. 0 0 0 1 4
9. 1 1 0 1 5
10. 0 1 0 1 5
11. 1 0 1 1 6
12. 0 0 1 1 6
13. 1 1 1 1 7
14. 0 1 1 1 7
15. 1 0 0 0 0
16. 0 0 0 0 0

Analisa :

Pada simulasi ini, rangkaian counter disusun dari tiga JK flip-flop seri. Semua inputan
J dan K flip-flop tersebut diberi nilai konstan 1. Pada ujung seri JK flip-flop dihunbungkan ke
clock dengan frekuensi 0,25 Hz. Output Q dari JK-FF pertama dihubungkan ke pin clock JK-FF
selanjutnya. Secara berturut-turut, output diberi nama Q0, Q1 dan Q2.

Pada LOGISM diatur frekuensi JK flip flop adalah 0.25 Hz yang artinya tiap 4 detik
clock akan berubah, yang nantinya akan mempengaruhi nilai Q0, Q1, dan Q2. Jika 0 menuju
1 maka ouput akan berubah jika 0 ke 1 maka output tetap seperti sebelumnya. Pada interval
0-4 s clock bernilai 0 maka Q0, Q1, dan Q2 bernilai 0. Menjelang 4 s clock akan bernilai 1
sehingga terjadi perubahan nilai pada Q1 (1), Q2 (0), Q3 (0), dan saat menuju 8 s clock akan
bernilai 0 sehingga nilai Q1, Q2, dan Q3 tetap (nilai output sebelumnya). Kemudian begitu
selanjutnya hingga kembali ke ke posisi clock bernilai 0 dan nilai Q1, Q2, dan Q3 ketiganya
bernilai 0 (kembali seperti keadaan awal)
 Praktikan memperhatikan bahwa output-output JK-FF tersebut dapat dinotasikan ke
kode biner. Jika kode biner ini dikonversikan ke kode desimal, maka tampak suatu pola
bilangan yang berurutan dari angka 0 ke 7. Output Q0 adalah sebagai least significant bit,
sedangkan Q2 adalah sebagai most significant bit. Pola output ini menandakan bahwa
rangkaian ini berfungsi untuk berhitung urut maju dengan batas kode biner 3 bit. Banyak bit
dihasilkan oleh banyaknya rangkaian seri JK-FF. Nilai output maksimum yang dihasilkan adalah
7, tetapi karena counter ini dimulai dari 0, maka disebut counter modulus-8, artinya mencacah
hingga delapan hitungan. Nilai maksimum ini ditentukan oleh bit counter. Semisal bit counter
n=3, maka nilai hitungan maksimum adalah 2n=23=8, tetapi bilangan maksimum 7, sebab
dihitung mulai 0. Apabila menggunakan 4 JK-FF, maka bit counter n=4, sehingga nilai hitungan
maksimum 2n=24=16, tetapi bilangan maksimum 15. Jika counter sudah mencapai hitungan
maksimum, maka hitungan dimulai dari nol kembali. Seperti halnya simulasi ini, bila
dilanjutkan setelah output Q=111, maka setelah clock menanjak, output kembali ke Q=000,
begitu seterusnya.
Gambar hasil simulasi:

1 2

3 4

5 6

7 8

9 10

11 12

13 14

15 16