Percobaan II

Pengenalan Desain Menggunakan FPGA

Eglin Noverinda Situmeang (14S16043)
Tanggal Percobaan : 21/10/2017
[ELS2104] [Praktikum Sistem Digital]
[Lab Sistem Digital] Teknik Elektro
Institut Teknologi Del

AbstrakThe second experiment on Design Introduction

Using FPGA includes experiments aimed at introducing the
design of digital systems aimed at FPGAs. The design
experiments were done by designing 4-bit ADDER, either
secara skematik or using VHDL. Then the design results are
simulated both in Xillink, Modelsim using testbench, or applied
directly to the FPGA board.

Kata Kunci FPGA, schematic, VHDL, Xillink, testbach.

I. PENDAHULUAN

P ada praktikum ini bertujuan untuk memperkenalkan

perancangan digital. Perancangan ini dilakukan dengan
skematik maupun VHDL., FPGA yang digunakan adalah
DE1.
Tujuan dilakukan praktikum ini antara lain :
1. Mempelajari teknik perancangan rangkaian digital dengan
target FPGA.
2. Dapat melakukan perancangan rangkaian digital dengan
target FPGA baik
menggunakan pendekatan skematik maupun bahasa VHDL.

II. LANDASAN TEORETIS

A. FPGA
FPGA (Filed Programmable Gate Array) yaitu rangkaian
yang terdiri dari gerbang-gerbang logika yang terkoneksi
satu sama lain. Secara umum alur perancangan rangkaian
digital dengan menggunakan FPGA dari ALTERA dapat
digambarkan seperti flowchart. Seperti FPGA development
board adalah alat yang berfungsi untuk mensimulasikan hasil
rancangan digital dalam menetapkan koneksi Pin dan
komplikasi. Kegunaan FPGA yaitu :
B. FULL ADDER
1. Program dapat disusun kembali secara berulang. Full Adder adalah komponen yang berfungsi untuk
menambahkan bit pada rangkaian digital. Keuntungan Full
2. Bersifat volatile Adder bila dibandingkan dengan half Adder, Full adder
memiliki penjumlahan penuh. Menjumlahkan bilangan
3. Dapat megimplementasikan rangkaian kedalam chip binary dengan menyertakan nilai carry dalam
penjumlahannya sehingga hasilnya lebih terpecay dari pada
half adder. Sebuah full adder biasanya merupakan komponen
penyusun dalam penjumlah bertingkat, cascade, yang mana
menjumlahkan baik 8 bit, 16 bit, 32 bit, dan lain sebagainya.
Sama seperti half adder, rangkaian ini menghasilkan dua
buah output yakni sum dan carry, yang masing-masing
direpresentasikan dengan S dan Cout. Dimana sum = 2 X
Cout + S. Berikut ini adalah rangkaian dan tabel kebenaran
dari full adder satu bit.
Tabel 1. Tabel kebenaran dan K-map dari FULL ADDER
Gambar 2. Salah satu bentuk rangkaian Full Adder
C. Bahasa VHDL
VHDL(Very-high-speed intergated circuit Hardware
Description Language ) untuk memodiifikasi sistem logika
dengan FPGA ataupun IC. VHDL merupakan
pengembangan dari bahasa prosedural seperti ADA maupun
Pascal yang kemudian dikembangkan untuk tujuan yang
spesifik. Keuntungan menggunakan bahasa VHDL dapat
mengimplementasikan rangkaian sehingga lebih sederhana
dari sistem skematik.
III. HASIL DAN ANALISIS
A. Percobaan I : Membuat Projek baru menggunakan
Skematik diagram menggunakan ISE PROJECT
NAVIGATOR
Pada percobaan ini digunakan xilink dengan mengatur
pengaturan seperti menggunakan board DE1 dan juga
mengatur family yang digunakan yaitu cyclonell dengan
device EP2C20F484C7.
Gambar1-1
Pada percobaan 2A ini merangkai gerbang logika AND dan
NOR(melakukan pendekatan skematik) tepat seperti gambar
dibawah ini.
Gambar 1-2
setelah melakukan pendekatan dengan skematik maka
dilakukan juga pendekatan dengan VHDL dan dapat kita
simulasikan terhadap rancangan gerbang logika yang kita
racang.
Gambar 1-3
setelah melakukan pendekatan dengan skematik dan VHDL 0 1 1 0
maka diperoleh gerbang logika seperti pada tabel di bawah 1 0 0 1
ini , Eout = (A*B)+(C*D).
1 0 1 0
Tabel 1-1
1 1 0 1
A B C D E(out)
0 0 0 0 0 1 1 1 1
0 0 0 1 0 Pada Tabel 2-1 diperoleh dari pendekatan skematik seperti
0 0 1 0 0 pada Gambar.2-1dan pendekatan VHDL pada Gambar 2-2
0 0 1 1 1 setelah dilakukan pendekatan maka akan keluar stimulus
0 1 0 0 0 dalam bentuk waveform yang diperoleh dari tabel kebenaran
0 1 0 1 0 pada percobaan 2
0 1 1 0 0
0 1 1 1 1
1 0 0 0 0 Gambar 2-1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1

Diperoleh hasil stimulus melalui gerbang logika AND OR

pada pendekatan skematik dan VHDL berupa waveform
seperti gambar dibawah ini.
Gambar 2-2
Gambar. 1-4

Gambar 2-3
B. Percobaan 2 : Membuat Simulasi berdasarkan tabel
kebenaran
Pada bagian ini, anda akan menggunakan ISE Project
navigator untuk mendesain, mensimulasi dan
mengimplementasikan gerbang logika sederhana
berdasarkan hasil analisa tabel kebeneran.

Tabel. 2-1
A B C F
0 0 0 0
0 0 1 1
0 1 0 1
C. Percobaan 3 : Membuat Simulasi Rangkaian dengan
VHDL Setelah pada pengaturan port I/O check menu syntax dan
simulation behavioral diperoleh lah waveform seperti
Percobaan ini akan mengimplementasikan Gambar 3-4.
simulasi rangkaian logika dengan bahasa
VHDL(VHSIC (Very High Speed Integrated Gambar 3-4
Circuit)Hardware Description Language). Pada
percobaan ini diatur kembali jenis preferensi
language nya dengan menggunakan VHDL seperti

Gambar 3-1.

D. Percobaan 4: Membuat rangkaian digital dengan Full

Adder
Pada percobaan ini membuat rangkain digital dengan full
adder menggunakan tabel kebenaran berdaasarkan
gerbang logika.
Tabel.4-1
A B Cin Cout S
0 0 0 0 0
0 0 1 0 1
Kemudian tambahkan source VHDL Module dengan 0 1 0 0 1
nama Rangkaian Logika AND.Definisikan port I/O 0 1 1 1 0
yang akan dibuat seperti gambar 3-2. 0 0 0 0 1
0 0 1 1 0
0 1 0 1 0
Gambar 3-2 1 1 1 1 1

Modifikasi line code pada pendekatan VHDL dengan

menambahkan line code dibawah ini . Lakukan check syntax
sebelum melakukan simulasi

Gambar 4.1

Setelah pengaturan pada port I/O dilakukan

pendekatan dengan VHDL dengan menambahkan
baris code<=0 a and b; pada behavioral.
Gambar 3-3
Diperolehlah waveform seperti Gambar 4.2
Gambar 4.2
IV. SIMPULAN
Dalam percobaan ini dapat disimpulkan bahwa rangkaian
digital dapat di selesaikan baik dengan VHDL maupun
secara skematik. Pada metode VHDL maupun skematik
memiliki kelebihan dan kekurangan masing-masing. Dengan
skematik dapat membuat rangkaian sesuai gambaran dan
dapat melihat langsung bentuk rangkaiannya sedangkan
dengan VHDL lebih mempermudah karena bentuk rangkaian
tidak terlalu diperhatikan dan bermanfaat dalam perancangan
rangkaian yang kompleks.
REFERENSI
[1] Brown, Steven dan Varesnic, Zvonko. 2005. Fundamental Of Digital
Logic with VHDL Design.
[2] Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic
with VHDL Design Third Edition, hal 98, McGraw-Hill,
SanFrancisco, 2009
 Lampiran
Percobaan 1

Percobaan 2

Percobaan 3

Percobaan 4