TUGAS AKHIR

MODUL 1
DASAR-DASAR TEKNIK KOMPUTER DAN INFORMATIKA

Nama : IKA IRWANTO, S.Kom.

NUPTK : 9833763664130212

Nomor Peserta PPG : 19120222410008

Nomor Peserta UKG : 201698361677

Prodi PPG : 523 - Teknik Komputer dan

Informatika LPTK : Universitas Negeri Yogyakarta
Angkatan : 4 (Empat)
Sekolah Asal : SMKS Darusy Syafa’ah Kotagajah

PROGRAM PENDIDIKAN PROFESI GURU (PPG) DALAM JABATAN

UNIVERSITAS NEGERI YOGYAKARTA
TAHUN 2019
1. Seorang siswa merangkai beberapa gerbang yang dikombinasikan, yaitu 2

gerbang AND, 2 Gerbang OR, 1 gerbang NOT yang diletakkan diakhir

rangkain. Bantulah siswa ini menggambarkan gabungan gerbang

tersebut dan buatlah Tabel Kebenarannya.

Gambar tersebut dikerjakan dengan menggunakan software Logic Gate

Simulator kemudian siswa menganalisa Output setiap titiknya dan membuat
table kebenarannya seperti tabel dibawah ini:
Tabel Kebenaran Gerbang Logika Kombinasi 2 AND, 2 OR dan 1 NOT

No INPUT OUTPUT
A B C D E F G H
1 0 0 0 0 0 0 0 1

2 0 0 0 1 0 0 0 1

3 0 0 1 0 0 0 0 1

4 0 0 1 1 0 1 1 0

5 0 1 0 0 0 0 0 1

6 0 1 0 1 0 0 0 1

7 0 1 1 0 0 0 0 1

8 0 1 1 1 0 1 1 0

9 1 0 0 0 0 0 0 1

10 1 0 0 1 0 0 0 1

11 1 0 1 0 0 0 0 1

12 1 0 1 1 0 1 1 0

13 1 1 0 0 1 0 1 0

14 1 1 0 1 1 0 1 0

15 1 1 1 0 1 0 1 0

16 1 1 1 1 1 1 1 0
2. Rangkaian dibawah ini adalah register geser dengan 4 BIT, analisis

rangkaian tersebut dan bagaimana prinsip kerja. Tuliskan kemungkinan yang

terjadi pada table kebenaran 4 inputnya.

Analisa :

Terlihat pada gambar ditunjukkan sebuah register memori 4 bit yang terdiri dari 4
buah D FF. Data di input secara paralel pada terminal A, B, C, dan D. Data
pada input akan di transfer ke output setiap ada pulsa clock secara paralel.
Dikarenakan data input masuk secara paralel dan output juga secara parallel maka
rangkaian di atas disebut sebagai Paralel Input dan Paralel Output (PIPO).

Data yang disimpan pada rangkaian tidak dapat digeser dari satu D FF ke D FF
yang lainnya. Jika output QA dihubungkan ke input B, data akan di geser dari kiri
ke kanan yang dikenal sebagai shift register.
Misal QA dan QB diset awal ke 0. Bit pertama dimasukkan ke input flip-flop A,

jika ada clock pertama, bit tersebut akan di transfer ke output QA. Bit pertama
sekarang telah tersambung ke input B, dan bit ke dua dari data input terhubung
ke input flip-flop A. Jika ada pulsa clock kedua, bit pertama berpindah ke output QB
dan bit kedua berpindah ke output QA. Proses perpindahan data akan berlanjut
sampai 4-bit. Data dapat dibaca secara paralel dari QA, QB, QC, dan QD secara
simultan.

Tabel Kebenaran

Clok D C B A QA QB QC QD

0 1 1 0 1 0 0 0 0

1 1 1 0 1 1 1 0 1

2 1 0 0 1 1 0 0 1

3 0 0 0 1 0 0 0 1