NAMA : WIWIT RAHAYU

NO. PESERTA : 19051552510063

TUGAS AKHIR MODUL 1

1. Seorang siswa merangkai beberapa gerbang yang dikombinasikan, yaitu 2

gerbang AND, 2 Gerbang OR, 1 gerbang NOT yang diletakkan diakhir
rangkain. Bantulah siswa ini menggambarkan gabungan gerbang tersebut
dan buatlah Tabel Kebenarannya.

Tabel kebenaran gerbang logika kombinasi 2 AND, 2 OR dan 1 NOT

INPUT AND OR NOR ( gabungan OR dan NOT )

(A.B) +
A B C D A.B C.D (A.B) + (C.D)+ C.D
(C.D)
0 0 0 0 0 0 0 1
0 0 0 1 0 0 0 1
0 0 1 0 0 0 0 1
0 0 1 1 0 1 1 0
0 1 0 0 0 0 0 1
0 1 0 1 0 0 0 1
0 1 1 0 0 0 0 1
0 1 1 1 0 1 1 0
1 0 0 0 0 0 0 1
1 0 0 1 0 0 0 1
 INPUT AND OR NOR ( gabungan OR dan NOT )

(A.B) +
A B C D A.B C.D (A.B) + (C.D)+ C.D
(C.D)
1 0 1 0 0 0 0 1
1 0 1 1 0 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 0 0 0 1
1 1 1 0 1 0 1 0
1 1 1 1 1 1 1 0

2. Rangkaian dibawah ini adalah register geser dengan 4 BIT, analisis rangkaian
tersebut dan bagaimana prinsip kerja. Tuliskan kemungkinan yang terjadi
pada table kebenaran 4 inputnya.

HASIL ANALISIS :
Rangkaian diatas merupakan register geser PIPO (Parallel In – Parallel Out) dengan 4
bit. Semua jalan masuk clock dihubungkan sejajar. Pada rangkaian ini semua bagian
register atau masing-masing flip flop diisi (A, B, C,D) pada saat yang bersamaaan atau
output masing-masing flip-flop akan respon sesuai data pada saat yang sama setelah
diberikan sinyal input kontrol, dan biasanya menggunakan terminalset/reset bukan
dengan pemberian clock. Sekali register di-clock, semua data di input muncul pada
 keluaran Q yang berhubungan secara simultan. Pada rangkaian ini, hasil keluarannya
diilustrasikan sebagai berikut:

PRINSIP KERJA :
Cara kerja dari rangkaian register geser PIPO (Parallel In – Parallel Out) tersebut yaitu
sebelum dimasuki data rangkaian direset dahulu agar keluaran Q semuanya 0.Setelah
itu data dimasukkan secara pararel pada input D-flip-flop dan data akan dikeluarkan
secara paralel setelah flip-flop mendapat pulsa clock 0 dan 1. A, B, C, dan D adalah sinyal
masukan. Saat clock (pemicu) diaktifkan (Logika 1), maka data yang ada akan
dikeluarkan secara bersama-sama ke QA, QB, QC, dan QD.

TABEL KEBENARAN

Clock ABCD QA QB QC QD
0 1101 0000
1 1101 1101
2 1001 1001
3 0001 0001