Modul II

Pengenalan Desain Menggunakan

FPGA
Syamuel Irmansyah M (13117029)
Asisten : Sarah Rahayu (13117026)
Tanggal Percobaan : 27/09/2019
EL2104_Z-8 Praktikum Sistem Digital
Laboratorium Teknik Elektro
Institut Teknologi Sumatera

Abstrak-pada era modern ini, pemodelan rangkaian dasar perancangan rancangan digital dapat
digital tidak hanya dapat dilakukan dengan secara dikuasai dengan baik.
manual, tetapi dapat di desain menggunakan IC
dengan bantuan komputer. Salah satu teknik
perancangan yang sering digunakan adalah FPGA II. DASAR TEORI
dengan pendekatan skematik maupun bahasa VHDL.
Pada kesempatan ini, kita akan Cara tradisional dalam mengimplementasikan
mengimplementasikan rangkaian full-adder dengan fungsi logika adalah dengan menggunakan
target FPGA.
rangkaian CMOS / TTL. Seiring perkembangan
zaman, penggunaan chip yang dapat diprogram
Kata kunci: FPGA, full-adder, skemmatik, dan bahasa
VHDL
secara digital pun bermunculan dan disebut juga
Programmable Logic Devices (PLDs), [3]. Salah
satu teknik perancangan rangkaian digital untuk
I. PENDAHULUAN
mengimplementasikan fungsi logika adalah
dengan menggunakan FPGA.
Perancangan fungsi logika dapat dilakukan dengan
setidaknya dua cara, yaitu secara manual maupun
2.1 FIELD PROGRAMMABLE GATE
digital. Perancangan digital dapat dilakukakan
ARRAY (FPGA)
diberbagai macam target, salah satunya adalah
FPGA. FPGA atau dikenal juga sebagai
FPGA adalah sebuah integrated circuit yang
fieldprogrammable gate array, merupakan sebuah
dapat dikobfigurasi dan diprogram berkali-kali.
devais yang dapat mengimplementasikan fungsi
FPGA terdiri atas logika yang dapat diprogram,
logika berulang kali. Pada percobaan ini,
yang disebut dengan blok logika (logic
perancangan rangkaian dibantu dengan dua piranti
block),[5].
lunak tambahan, yaitu ALTERA QUARTUS II dan
Modelsim.
Ada sedikitnya dua cara dalam melakukan
perancangan digital, yaitu menggunakan bahasa
VHDL maupun pendekatan secara skematik.
Dengan mendesain rangkaian full-adder, 4-bit
ripple carry adder, maupun 4-bit adder
menggunakan berbagai metode, diharapkan dasar-
 A PIN_41
B PIN_40
C PIN_39
A_OUT PIN_6
B-OUT PIN_13
C_OUT PIN_9
CARRY PIN_24
Setiap pin masukkan dari FPGA memiliki
SUM PIN_17
fungsionalitasnya sendiri dan secara umum, setiap
gerbang logika yang dimiliki oleh FPGA mampu
2.3 FULL ADDER
menyimpan baik logika HIGH dan logika LOW
dalam komponen logika yang
disebut dengan look-Up Table (LUT),[1] Seperti penjumlahan dalam basis desimal, kita
dapat mengoperasikan penjumlahan dalam
2.2 ALTERA UP2 EDUCATION KIT basis biner menggunakan gerbang logika, yaitu
dengan mengimplementasikan full adder
Pada percobaan ini salah satu board yang dalam rangkaian kita. Full adder bekerja
diguanakan dalam laboratorium adalah dengan prinsip sum dan Cout,[9]
ALTERA UP2 Education Kit. IC ini termasuk
dalam kelas (Family) FLEX10K,[7].

Full adder menerima 3 buah masukkan,

Pin-pin yang nantinya akan digunakan pada
percobaan ini terangkum dalam tabel berikut:
biasanya disebut dengan A,B, dan Cin. Nilai
total dari full adder (sum) didefinisikan sebagai
2 kali nilai Cout ditambah dengan niali S (sum
= 2 x Cout + S ).
Berikut ini adalah tabel kebenaran dari Full
Adder :

Tabel Referensi Kaki UP2

Nama PIN Kaki yang digunakan UP2
Tabel 2-2 Tabel Kebenaran Full Adder
PROSEDUR PERCOBAAN:
Masukkan Keluaran a. Membuat Projek Baru Menggunakan Quartus II 9.0
sp2 Web Edition
A B Cin Cout S
1. Buatlah folder baru di dalam
0 0 0 0 0 folder PraktikumSisDig (jika
1 0 0 0 1 belum ada buatlah folder tersebut),
0 1 0 0 1 misalnya untuk kelompok2 folder
yang dibuat
1 1 0 1 0
“D:\PraktikumSisDig\Kelompok2
0 0 1 0 1 \Modul2\...”
1 0 1 1 0
0 1 1 1 0 2. Kemudian pada folder tsb buatlah
dua folder baru yang bernama
1 1 1 1 1
Tutorial1 dan Tutorial2.

3. Jalankan Quartus II 9.0 sp2 Web

Selain adder yang disebutkan diatas, terdapat Edition.
beberapa jenis adder lainnya seperti half-adder,
ripple-carry adder, carry-lookahead adder, dan
4. Lihat Gambar 3 untuk melihat
lookahead carry unit.
ilustrasi langkah-langkah
2.4 BAHASA VHDL
berikutnya pada prosedur (a) ini.

VHDL (Very-high-speed integrated circuit Hardware
Description Language) adalah bahasa pemograman
perangkat keras yang digunakan untuk memodifikasi
sistem logika dalam FPGA ataupun IC. VHDL
merupakan pengembangkan dari bahasa prosedural
seperti ADA maupun PASCAL, yang kemudian
dikembangkan untuk tujuan spesifik,[6].
Salah satu keuntungan menggunakan bahasa VHDL
adalah implementasinya yang sederhana dan lebih
compact dibandingkan pendekatan skematik. VHDL
sendiri dapat dibuat dan disimulasikan pada
ALTERA QUARTUS II maupun Modelsim.
III. METODOLOGI
PERCOBAAN 2A: MENDESAIN FULL ADDER DENGAN
SKEMATIK
Dalam percobaan ini kita akan mendesain
full adder menggunakan FPGA dengan
pendekatan skematik
5. Klik File  New Project Wizard
seperti yang terlihat pada
Gambar3 (a) . Setelah ini akan
tampil jendela Introduction, Klik
Next.
6. Pada langkah ini akan terlihat
jendela seperti Gambar 3(b). Pada
kolom paling atas (terkait direktori
untuk project yang sedang Anda
buat), tekan tombol “…” yang ada
di sebelah kanan kemudian carilah
folder Tutorial1 yang sudah Anda
buat sebelumnya. Akhiri dengan
tekan tombol Open.
7. Kemudian pada kolom berikutnya
(terkait nama project) ketikkan
“Tutorial1”. Pastikan pada kolom
 ketiga (terkait top level entity) Memilih dan Menempatkan komponen
terisi nama yang sama.

1. Klik File  New, pada jendela

8. Klik Next untuk sampai ke jendela
yang tampil pilih Block
“Add Files”, lewati jendela ini
Diagram/Schematic File sebagai
dengan klik Next kembali
pilihan desain dan klik OK.
Simpan file tersebut sebagai
9. Pada langkah ini akan terlihat
Tutorial1.bdf seperti pada
jendela seperti Gambar 3(c), pada
Gambar 4(a).
daftar “Family” untuk yang
mendapatkan board DE1 untuk
2. Pilih File  Page Setup dan pilih
“Family” pilih CycloneII,
Letter sebagai ukuran kertas, klik
kemudian dalam bagian device
OK.
pilih EP2C20F484C7. Setelah itu
klik Finish karena untuk langkah
3. Buka jendela Symbol Tools
berikutnya kita hanya
menggunakan setting default. dengan mengklik tombol dengan
ikon gerbang AND pada bagian
kiri jendela schematic editor
seperti bagian yang dilingkari
pada Gambar 4(b).

4. Cari komponen XOR pada folder

..\primitives\logic dan klik dua kali nama
(a) komponen tsb atau klik OK. Di ujung panah
mouse akan muncul gambar komponen XOR
dengan 2 masukan. Cari posisi yang tepat
pada skematik dan klik 1 kali pada posisi itu
untuk menempatkan gerbang XOR. Untuk
menyudahi tekan tombol Esc atau klik kanan
dan pilih cancel.
5. Ulangi langkah diatas untuk
menempatkan dua buah gerbang
AND dengan 2 masukan dan
sebuah gerbang OR dengan 2
masukan serta lima buah gerbang
NOT.

6. Buka kembali jendela Symbol

Tools, kali ini buka folder
..\primitives\Pin.
(b)
 7. Pilih jenis Input Pin dan
memiliki simbol , untuk
tempatkan 3 buah pada skematik.
menggambarkan kabel.
Ulangi langkah ini untuk
2. Arahkan ujung pointer mouse ke
menempatkan 5 buah Output pin
salah satu sisi yang akan
pada skematik. Posisikan (belum
dihubungkan lalu klik kiri dan
dihubungkan) sesuai dengan
tahan kemudian tarik garis hingga
Gambar 4(c).
ujung lain yang diinginkan
kemudian lepaskan tombol mouse
Anda.

3. Lihat kembali Gambar 4(c)

sebagai referensi penempatan
kabel yang dibutuhkan.

d. Pelabelan Net dan pin I/O

1. Klik dua kali pada port

input/output yang akan diubah
namanya kemudian ubah nama
dari pin sesuai dengan yang pada
(a) (b) Gambar4(c) (“A”, “B”, “C” untuk
input dan “SUM”, “CARRY”,
“A_OUT”, “B_OUT”, “C_OUT”
untuk output).

2. Untuk port masukan biarkan

default value sebagai VCC.

e. Menetapkan I/O pin pada kaki FPGA

1. Simpan skematik Anda kemudian

pilih Processing  Start  Start
Analysis & Synthesis atau Ctrl+K
(c) (Pastikan tidak ada error).
Gambar 4. Skematik yang digunakan
pada Percobaan 2a
2. Pilih Assignment  Pin Planner.
c. Menambahkan hubungan untuk membentuk net

3. Akan terbuka sebuah jendela baru

1. Pilih Orthogonal Node Tool pada dimana sebelah atas akan ada
bagian toolbar bagian kiri yang gambar FPGA dengan posisi kaki-
kakinya dan di bawah ada daftar
 4. yang sudah berisi port input-
output skematik kita seperti yang
terlihat pada Gambar 5 .
Switch Cyclone II Pin
5. Klik Direction untuk mengurutkan Switch[0] PIN_L22
pin. Switch[1] PIN_L21
Switch[2] PIN_M22
6. Pada kolom Location double-klik
Switch[3] PIN_V12
kiri kolom yang sebaris dengan
port yang ditinjau. Akan muncul Switch[4] PIN_W12
suatu daftar kaki FPGA yang bisa Switch[5] PIN_U12
dipakai. Switch[6] PIN_U11
Switch[7] PIN_M2
7. Untuk percobaan ini, kita akan Switch[8] PIN_M1
menggunakan switch untuk
Switch[9] PIN_L2
masukan dan LED pada 7-segment
untuk keluaran. LED pada DE1
bersifat active low. Ketika
terbuka/tidak ditekan switch
akan berlogika 1 karena ada
rangkaian pull-up dan jika
tertutup/ditekan akan berlogika
0, sedangkan LED akan menyala
ketika mendapatkan input LOW
VOLTAGE dan mati ketika
mendapatkan input HIGH
VOLTAGE.

8. Kita hanya memanfaatkan LED

pada bagian a,g,dan d dari 7-
segment dimana menyala berarti
‘1’ dan mati berarti ‘0’ (dalam 9. Untuk pemasangan kaki
bentuk biner bukan desimal!). komponen pada Pin Planner bisa
Adapun nama pin yang terhubung
dilihat pada referensi tabel 3 di
dengan switch atau LED pada DE1
bawah ini:
dapat dilihat pada table 2 di bawah
Tabel 3. Referensi kaki komponen
ini: (Untuk referensi lengkap lihat
datasheet!)
Tabel 2. Posisi kaki yang terhubung 7 segment dan
switch untuk DE1
 Nama Pin Kaki yang digunakan
I/O DE1 4. Klik pada check box di sebelah
A PIN_L22 kiri “Overwrite Simulation input
B PIN_L21 fie with simulation result” agar
setiap kita melakukan simulasi
C PIN_M22
hasilnya langsung ditampilkan
A_OUT PIN_J2 pada file simulasi kita.
B_OUT PIN_E2
C_OUT PIN_H1 5. Sekarang kita perlu membuat
sebuah file yang akan digunakan
CARRY PIN_D1 oleh simulator sebagai sumber dari
SUM PIN_E1 masukan vektor simulasi. Untuk
membuatnya, klik pada tombol
Open pada bagian bawah jendela
Simulator Tool. Anda akan
mendapatkan jendela baru yang
memiliki nama default
waveform1.vwf.
6. Klik kanan pada bagian kolom
Name jendela tersebut dan pilih
Insert  Insert Node or
BusNode Finder. Anda bisa
Gambar 5. Tampilan langkah pilih pada bagian Filter Pins:
petunjuk e a kemudian klik kiri pada tombol
List untuk mengeluarkan semua
f. Pembuatan Netlist untuk simulasi port input/ output yang kita pakai.
Klik kanan pada tombol dengan
Untuk melaksanakan simulasi secara tanda >> untuk mensimulasikan
fungsional pada program ini diperlukan seluruh port.
sebuah deskripsi netlist dari rangkaian.
Langkah untuk membuatnya adalah 7. Klik (Detach Windows),
sebagai berikut: (Lihat Gambar 6 untuk lalu Simpan file simulasi ini
petunjuk secara visual) dengan nama Tutorial1.vwf.
1. Pilih Processing Simulator
Tool. 8. Kemudian pada kolom Simulation
Input di Simulator Tool, pilih file
2. Pilih Simulation Mode menjadi Tutorial1.vwf sebagai input
Functional. simulasi.

3. Klik pada tombol Generate

Functional Simulation Netlist
(Pastikan tidak ada error).
 Gambar 6. Tampilan Langkah
Petunjuk f

g. Membuat waveform masukan

Apabila pada akhir tahapan sebelumnya

pada Simulator Tool kita klik tombol
Start, maka simulasi bisa terjadi dengan
bentuk input default yang biasanya tidak
sesuai dengan keperluan kita, oleh karena
itu kita perlu mendefinisikan bentuk sinyal
masukan melalui langkah berikut ini:

1. Buka kembali file Tutorial1.vwf

dengan menggunakan FileOpen
ataupun SimulatorTool  Open
2. Klik kiri pada port masukan A
pada kolom paling kiri file
tersebut.
3. Perhatikan pada jendela utama
dibagian kiri setelah bagian
Project Navigator. Setelah
melakukan langkah 2 beberapa
toolbar di bagian itu yang semula
abu-abu (tidak aktif) berubah
menjadi biru (aktif).
4. Pilih salah satu kotak tombol
yang bernama Overwrite Clock
(berada di dalam toolbar dari
jendela waveform). Anda dapat
melihat nama tersebut dengan
mengarahkan mouse Anda keatas
tombol tersebut selama beberapa
saat. Overwrite Clock akan
menghasilkan pulsa segiempat
yang berulang
terus menerus dengan periode
tertentu. Anda bisa juga
melakukan klik kanan pada nama
pin dan pilih Value… untuk
menentukan bentuk sinyal input.
5. Pada jendela Clock seperti pada
Gambar 7 bagian kanan pilih Time
PeriodPeriod dan isi perioda
sebesar 10 ns
6. Ulangi langkah 2-5 untuk port
masukan B tetapi nilai periode
sekarang sebesar 20 ns
7. Ulangi langkah 2-5 untuk port
masukan C tetapi nilai periode
sekarang sebesar 40 ns
8. Semua langkah diatas akan
menghasilkan seluruh kombinasi
sinyal masukan yang mungkin
untuk percobaan ini.
9. Setelah itu pada jendela Simulator
Tool pilih tombol Start untuk
memulai simulasi.
10. Amati hasil simulasi pada jendela
tutorial.vwf dan cek apakah
hasilnya sudah sesuai dengan yang
diharapkan.
Gambar 7. Tampilan langkah
petunjuk g
h. Mengimplementasikan desain
Setelah memastikan rancangan kita
sudah benar melalui simulasi secara
fungsional, waktunya untuk
mengimplementasikannya pada alat
sebenarnya melalui langkah-langkah
berikut:
1. Lakukan kompilasi terhadap
program dengan memilih
Processing  Start Compilation.
2. Siapkan board FPGA Anda,
pasang kabel catu daya dan kabel
programmer pada tempatnya
masing-masing dan nyalakan
board tersebut.
3. Untuk konfigurasi, klik Tools 
Programmer. Klik pada tombol
Hardware setup. Klik pada Add
Hardware, untukDE1 klik 2 kali
 pada USB-Blaster (Jika tidak ada
minta bantuan asisten untuk PROSEDUR PERCOBAAN:
menginstall). a. Membuat Projek Baru Kembali

4. Kemudian pada bagianMode pilih 1. Buat project baru untuk percobaan

JTAG. ini seperti yang telah dilakukan
pada percobaan sebelumnya
5. Jika file Tutorial1.sof tidak dengan memperhatikan langkah-
terlihatpada jendela utama langkah di bawah ini.
programmer, klik Add File dan
carilah file Tutorial1.sof 2. Klik FileNew Project Wizard
kemudian klik Open.
3. Buka directory dan cari folder
6. Sorot nama file, lakukan checklist Tutorial2 untuk menyimpan file-
pada kolom file pada percobaan ini.
“Program/Configure”, kemudian
klik tombol Start untuk 4. Beri nama project dan top level
memprogram FPGA. entity: “modul2vhdl”.

7. Sekarang coba mainkan switch 1- LIBRARY ieee ;

USE ieee.std_logic_1164.all;
3 yang merepresentasikan
USE ieee.numeric_std.all;
masukan A,B, dan C. Lihat apa
yang terjadi, apakah full adder ENTITY modul2vhdl IS
yang kita buat sudah bekerja PORT( A,B,Cin : IN
dengan benar? Jelaskan alasan STD_LOGIC;
Anda! S,Cout : OUT
STD_LOGIC);
8. Catat hasil percobaan pada BCL END modul2vhdl;
Anda.
ARCHITECTURE behavioral OF
modul2vhdl IS
BEGIN
PERCOBAAN 2B: MENDESAIN FULL ADDER DENGAN S <= A XOR B XOR Cin;
PENDEKATAN BAHASA VHDL Cout <= (Cin AND (A
XOR B)) OR (A AND B); END
Pada percobaan ini kita akan mendesain
behavioral;
full adder dengan pendekatan yang
berbeda yaitu dengan memanfaatkan
bahasa VHDL. Sebelumnya praktikan 5. Klik Next untuk sampai ke
disarankan membaca kembali bahan- 6. jendela yang dapat digunakan
bahan materi kuliah mengenai bahasa untuk menambahkan file
VHDL karena dalam praktikum pendukung, lewatkan jendela ini
kebanyakan materi ini tidak akan diulang dengan klik Next kembali
kembali.
 7. untuk yang mendapatkan board
DE1 untuk “Family” pilih
CycloneII, kemudian dalam bagian
device pilih EP2C20F484C7.
Setelah itu klik Finish karena
untuk langkah berikutnya kita
hanya menggunakan setting
default.
b. Memasukkan Desain VHDL
1. Klik File  New, pada jendela
yang tampil pilih VHDL File
sebagai pilihan desain dan klik OK.
Klik Detach Windows, lalu
simpan file tersebut sebagai
modul2vhdl.vhd
2. Anda akan mendapatkan jendela
kosong tempat untuk menuliskan
kode VHDL Anda, pada
praktikum ini Anda akan diberikan
kode sumber VHDL yang akan
dipakai yang ada pada Gambar 8,
untuk praktikum selanjutnya hal
ini tidak akan dilakukan untuk
melatih Anda .
Gambar 8. Kode VHDL untuk
Percobaan 2b
3. Seperti yang telah Anda pelajari,
kode VHDL memiliki banyak
bentuk arsitektur dan kode diatas
hanyalah salah satunya. Setelah
selesai simpan file tersebut
(CTRL+S).
Untuk langkah-langkah berikutnya akan
mirip dengan Percobaan 2a, oleh karena
itu tidak akan dituliskan kembali. Silahkan
ikuti petunjuk Percobaan 2a mulai dari
bagian Percobaan e hingga terakhir,
tentukan posisi switch masukan ataupun
posisi led 7-segment keluaran sesuai
dengan keinginan Anda. Setelah itu,
kerjakan tugas berikut:
1. Pada saat simulasi dan
implementasi alat apakah ada
perbedaan bentuk keluaran antara
menggunakan skematik dan vhdl,
jelaskan.
2. Jelaskan pada laporan menurut
Anda, apa kelebihan dan
kekurangan menggunakan vhdl
ataupun skematik.
Catat hasil percobaan pada BCL Anda.
IV. HASIL DAN ANALISIS DATA
4.1 MENDESAIN FULL ADDER DENGAN
SKEMATIK
Pada percobaan kali ini digunakan ALTERA
QUARTUS II dan board UP2 dengan pendekatan
skematik. Dengan menggunakan overwite clock
masukan A sebesar 10ns, B sebesar 20ns, dan Cin
sebesar 40ns sebagai berikut :
Tabel Kebenaran Full Adder Percobaan 2A
Masukkan Keluaran

A B Cin Cout S
0 0 0 0 0
1 0 0 0 1
0 1 0 0 1
1 1 0 1 0
0 0 1 0 1
1 0 1 1 0
0 1 1 1 0
1 1 1 1 1
Hasil yang ditunjukkan pada tabel terlihat sama
dengan hasil simulasi yang telah kita lakukan.
 Gambar diatas adalah hasil dari IC yang diberi
masukkan A dan Cin, yang memberikan logika full
adder berjalan dengan baik di board ALTERA yang
digunakan.

4.2. MENDESAIN FULL ADDER DENGAN

PENDEKATAN BAHASA VHDL

Pada percobaan ini yakni penggunaan bahasa VHDL

dalam board ALTERA menghasilkan wave berikut.

Tabel Kebenaran Full Adder Percobaan 2B

Masukkan Keluaran

A B Cin Cout S

0 0 0 0 0

1 0 0 0 1

0 1 0 0 1
Hasil simulasi menunjukkan kesamaan antara
keluaran menggunakan bahasa VHDL
V. KESIMPULAN
Terdapat dua pilihan piranti lunak yang dapat
digunakan, yaitu ALTERA QUARTUS II
(Percobaan 2A-2D) dan ModelSIM
(Percobaan 2E-2H), yang hanya diguanakan
dalam percobaan ini hanya ALTERA
QUARTUS II
yaitu percobaan 2A-2C karena keterbatasan
waktu. ALTERA QUARTUS II dan
ModelSim memiliki kelebihan dan
kekurangan masingmasing. Dari segi
penggunaan, ALTERA QUARTUS II lebih
spesifik untuk pemrosesandengan FPGA
secara langsung sedangkan ModelSim
digunakan untuk simulasi lokal tanpa
pernagkat IC,[8].
Keuntungan dari ModelSim adalah kita dapat
menggunakan testbench, yaitu sebuah file yang
diguanakan untuk menguji desain (Device
Under Test/ DUT) yang telah kita buat. Selain
itu ModelSim dapat menggunakan dan
membuat script, sehingga prosedure simulasi
yang berulang-ulang dapat disingkat dan
diproses lebih cepat. Kita dapat memberikan
stimulus melalui bahsa VHDL sehingga kita
tidak perlu memasukkan input secara manual
satu-persatu.
Sedangakan keuntungan dari ALTERA QUARTUS
II adalah integrasinya dengan FPGA yang lebi user-
friendly dan mudah digunakan. Selain itu, kita dapat
menggunakan pendekatan secara skematik ketika
ModelSim harus menggunakan bahasaVHDL (file
skematik harus di convert terlebih dahulu).
Dari pertimbangan diatas, dapat disimpulkan bahwa
ModelSim lebih baik digunakan dalam proses
pembelajaran karena lebih compact dan dapat
memproses stimulus tanpa membuthkan interferensi
manuak dari pengguna.
Secara umum, perangkaian secara digital dapat
dilakukan dengan dua pendekatan, baik secara
skematik (Percobaan 2A & 2D), maupun
menggunakan bahasa seperti bahasa VHDL
(Percobaan 2B, 2C,2E,2F,2G & 2H).
Rangkaian full adder dapat diimplementasikan
dengan berbagai cara. Fungsi utama dari rangkaian
ini adalah untuk menjumlahkan bilangan biner
menggunakan fungsi gerbang logika. Ada beberapa
jenis rangkaian adder seperti Full adder (Percobaan
2B), maupun Ripple carry adder 9Percobaan2C).
VI. DAFTAR PUSTAKA
[1] Brian Holdsworth and Clive Woods,
Digital Logic Design Fourth, N.wnes, 2002
[2] Fairchild Semiconductor, DM74LS04 Hex
Inverting Gates, Fairchild Semiconductor
Corporation, 1998
[3] Stephen Brown and Zvonko Vranesic,
Fundamentals of Digital Logic with VHDL
Design Third Edition, hlm 98, McGraw-Hill, san
Francisco, 2009
[4] Stephen Brown and Zvonko Vranesic,
Fundamentals of Digital Logic with VHDL
Design Third Edition, hlm 109-114,
McGrawHill, san Francisco, 2009
[5] http://en.wikipedia.org/wiki/Fieldprogramm
able_gate_array. 9 September 2018, pukul 13:32
[6] http://en.wikipedia.org/wiki/VHDL, 9
September 2018, pukul 13:56
[7]http://www.altera.com/education/univ/materi
als/boards.unv-
up2board.html?GSA_pos=1&wt.OSS
_r=1&WT.oss=UP2, 9 September 2018, pukul
15:12
[8]http://www.alteraforum.com/forum/showthre
ad.php?t=1066, 9 September 2018, pukul 15:27
[9] http://4.bp.blogspot.com/-
Nly45k3TuEE/TkouUTvUOZI/AAAAAAAAA
G8/SQiB48Yi_UQ/s1600/550px-Full-
adder.png,
9 September 2018, pukul 15:43