Scribd Logo
Unggah

Selamat datang di Scribd!

  • Tugas8-2210191042-Albertus Renaldi W

    Diunggah oleh

    Gusti Ayu Istiara Bukian
    27 tayangan16 halaman
    Laporan ini membahas percobaan rangkaian logika II tentang counter 0-9999 dengan clock divider, counter modulus 10k, konversi biner 14 bit ke BCD, tujuh segmen display, dan modul top yang diimplementasikan dalam bahasa desain HDL dan disimulasikan.

    Deskripsi Asli:

    Judul Asli

    Tugas8-2210191042-Albertus Renaldi W.docx

    Hak Cipta

    © © All Rights Reserved

    Format Tersedia

    DOCX, PDF, TXT atau baca online dari Scribd

    Apakah menurut Anda dokumen ini bermanfaat?

    Apakah konten ini tidak pantas?

    Laporkan Dokumen Ini
    Laporan ini membahas percobaan rangkaian logika II tentang counter 0-9999 dengan clock divider, counter modulus 10k, konversi biner 14 bit ke BCD, tujuh segmen display, dan modul top yang diimplementasikan dalam bahasa desain HDL dan disimulasikan.

    Hak Cipta:

    © All Rights Reserved
    Unduh sebagai DOCX, PDF, TXT atau baca online dari Scribd
    Tandai sebagai konten tidak pantas
    27 tayangan16 halaman

    Tugas8-2210191042-Albertus Renaldi W

    Diunggah oleh

    Gusti Ayu Istiara Bukian
    Laporan ini membahas percobaan rangkaian logika II tentang counter 0-9999 dengan clock divider, counter modulus 10k, konversi biner 14 bit ke BCD, tujuh segmen display, dan modul top yang diimplementasikan dalam bahasa desain HDL dan disimulasikan.

    Hak Cipta:

    © All Rights Reserved
    Unduh sebagai DOCX, PDF, TXT atau baca online dari Scribd
    Tandai sebagai konten tidak pantas
    dari 16

    LAPORAN SEMENTARA

    Rangkaian Logika II

    Counter

    11 MEI 2020

    Albertus Renaldi W.

    (2210191042)

    D4 Teknik Komputer B

    Program Studi Teknik Komputer

    Departemen Teknologi Informatika dan Komputer

    Politeknik Elektronika Negeri Surabaya

    2020
    Counter 0-9999
    Clock Divider
    Code

    RTL Schematic
    7Segbc
    Code
    RTL Schematic
    Counter Modulus 10k
    Code

    RTL Schematic
    Biner 14 bit to BCD
    Code
    RTL Schematic
    Top Module
    Code + Testbench
    RTL Schematic

    Simulasi
    Latihan
    Code + Testbench
    (Nama yang digunakan dalam file masih sama dengan percobaan)
    Clock Divider
    Clock Modulus 60

    BCD Converter
    Seven Segment
    Top Module
    RTL Schematic

    Simulasi

    Anda mungkin juga menyukai