LAPORAN TUGAS AKHIR SEMESTER SISTEM PERANCANGAN DIGITAL RUANG TANGGAP API

Kelas Kelompok Nama NIM

: TEK A P2 :1 : Raden Maurin Simanjuntak : J3D112014

PROGRAM KEAHLIAN TEKNIK KOMPUTER DIREKTORAT PROGRAM DIPLOMA INSTITUT PERTANIAN BOGOR BOGOR 2013

LAPORAN AKHIR PROJECT RUANG TANGGAP API

1. LATAR BELAKANG Pada saat ini, sering kali terjadi suatu kejadian yang tidak diharapkan untuk terjadi pada suatu ruangan atau bangunan, contoh salah satunya adalah kebakaran. Dalam hal ini saya mencoba untuk menghadirkan suatu alat yang memiliki sistem pencegahan dini terhadap kejadian yang tak terduga yang bisa terjadi pada suatu bangunan atau ruangan yakni kebakaran, maka dari itu kami menamakan Proyek Perancangan Sistem Digital ini dengan nama Ruangan Tanggap Api yang inti dari proyek kami ini adalah untuk mengurangi persentase terjadinya kecelakaan juga jatuhnya korban pada bencana kebakaran.

2. TUJUAN KEGIATAN 1. Menyelesaikan Project akhir Perancangan System Digital 2. Mempresentasikan hasil belajar perancangan system digital dalam suatu Ruang Tanggap Api

3. TEMA PROYEK Tema proyek yang akan kami buat adalah Ruang Tanggap Api.

4. TEORI DASAR Flip-flop adalah keluarga Multivibrator yang mempunyai dua keadaaan stabil atau disebut Bistobil Multivibrator. Rangkaian flip-flop mempunyai sifat sekuensial karena sistem kerjanya diatur dengan jam atau pulsa, yaitu sistem-sistem tersebut bekerja secara sinkron dengan deretan pulsa berperiode T yang disebut jam sistem (System Clock atau disingkat menjadi CK). Seperti yang ditunjukkan dalam gambar 1:

Qn O T 2T (n-1)T nT

Qn+1

(n+1)T

Keluaran dari pembangkit pulsa yang digunakan sebagai deretan pulsa untuk sinkronisasi suatu sistem digital sekuensial Lebor pulsa tp diandaikan kecil terhadap T. Berbeda dengan uraian materi sebelumnya yang bekerja atas dasar gerbang logika dan logika kombinasi, keluarannya pada saat tertentu hanya tergantung pada hargaharga masukan pada saat yang sama. Sistem seperti ini dinamakan tidak memiliki memori. Disamping itu bahwa sistem tersebut menghafal hubungan fungsional antara variabel keluaran dan variabel masukan.Sedangkan fungsi rangkaian flip-flop yang utama adalah sebagai memori (menyimpan informasi) 1 bit atau suatu sel penyimpan 1 bit.

Untukmendesain State machine dibutuhkan 3 bagian : Register Biner berikut Tabel Keadaan-nya Input Forming Logic Output Forming Logic

a) Register Biner berikut Tabel Keadaan-nya Langkah-langkah membuat rangkaian : Membuat state diagram Membuat state diagram yang merupakan alur output yang akan dikeluarkan oleh rangkaian.State diagram (diagram state) merupakan alternatif cara untuk menunjukkan informasi yang sama

 Membuat state table Membuat state table dari state diagram yang telah dibuat dapat diterjemahkan kedalam bentuk tabel, agar mudah dipahami. State table (tabel state) menunjukkan input, output, dan perubahan state pada rangkaian sekuensial. Hal terpenting yang harus dipahami adalah bagaimana state digunakan secara tepat untuk memecahkan masalah yang diberikan. Buat tabel state berdasarkan pernyataan masalah. Tabel harus memperlihatkan present state, input, next state dan output. Terkadang lebih mudah untuk membuat diagram state terlebih dahulu kemudian dikonversikan dalam bentuk tabel. Menentukan Nilai Input Flip-flop Selanjutnya, kita harus mengetahui bagaimana membuat flipflop berubah dari present state ke dalam next state yang diinginkan. Hal ini tergantung dari jenis flipflop yang kita gunakan. Jika kita gunakan JK Flip-flop. Setiap flip-flop Qi, lihat nilai present dan next state, dan tentukan berapa seharusnya input Ji dan Ki untuk membuat state berubah. State Selanjutnya (Next State) Untuk mendapatkannya kita harus mengetahui bagaimana flipflop berubah. Terdapat beberapa langkah proses yang harus dilakukan. Langkah 1: Tentukan persamaan Boolean dari input flip-flop, yaitu bagaimana input (mis: J & K) untuk flip-flop tergantung pada current state dan input . Langkah 2: Gunakan persamaan ini untuk menentukan nilai aktual dari input flip-flop untuk setiap kombinasi yang memungkinkan dari present state dan input, yaitu mengisi tabel state (dengan kolom tengah baru). Langkah 3: Gunakan tabel karakteristik atau persamaan flip-flop untuk menentukan next state, berdasarkan pada nilai input flip-flop dan present state. Memperhatikan tabel Eksitasi

Tabel eksitasi (excitation table) menunjukan berapa nilai input flipflop input yang diperlukan untuk membuat perubahan state yang diinginkan. Informasinya sama seperti yang diberikan dalam tabel karakteristik tetapi dipresentasikan dalam arah kebalikan. Tabel Eksitasi sangat berpengaruh dalam pembuatan nilai dalam tabel State. Jika salah dalam memahami tabel eksitasi maka akan terjadi kesalahan yang fatal. Membuat K-map K-map ini berfungsi untuk mendapatkan persamaan Boolean dari rangkaian yang akan dibuat.Untuk dapat membuat K-Map, lihat pada Table State. Misal : pada D Flip-Flop perhatikan output Da dari biner 0 hingga 15. Masukkan kedalam K-Map. Sederhanakan K-Map menjadi Persamaan yang lebih sederhana.Setelah mendapat persamaannya, maka kita dapat membuat rangkaiannya, tentu tidak mengabaikan nilai input eksternalnya. Gambar Rangkaian Hasil Penyederhanaan pada K-Map lah yang menjadi acuan untuk membuat Rangkaian. Perhatikan input dari setiap flip-flop

b) Input Forming Logic D-flipflop Huruf D pada D flip-flop berarti delay artinya tunda/menunda, yaitu sesuai fungsinya menunda sinyal.

SET

SET

CLR

CLR

Gambar 7.6 Simbol D flip-flop yang dibuat dari S-R flip-flop

Mode operasi asinkron

berarti operasi tanpa memperdulikan detak/clk.

Perhatikan bahwa PS dan Clr pada gambar terdapat tanda bulatan, ini berarti rendah aktif, jadi mode set diperoleh dengan PS = 0 (tentu Clr = 1, yang berarti tidak aktif), begitu juga sebaliknya mode reset. Synchronous set (set sinkron) diperoleh ketika D = 1, synchronous reset diperoleh ketika D = 0. Apa arti mode ini, seolah-olah tanpa proses, masuk satu, keluar satu, masuk nol kekuar nol. Proses akan berlansung setelah terjadi pulsa perintah yaitu clk (sisi naik). Jadi D flip-fliop ini berfungsi sebagai penunda pulsa/sinyal. Penundaan menunggu perintah clk. Mode larangan artinya jangan digunakan, hal ini terjadi karena dua perintah yang sama kuat dengan tujuan berlawanan. PS menghendaki Q = 1, sedang Clr menghendaki Q = 0, akhirnya keluaran Q = 1, bukan Q = 1, suatu yang tidak diterima logika.

D FF Excitation Qt 0 0 1 1 Qt+1 0 1 0 1 Dt 0 1 0 1

* = Don't Care

Tabel excitation

c) Output Forming Logic

Output Forming Logic (OFL) adalah rangkaian elektronik yang men-generate sinyalkontrol yang merupakan output dari Controlled Binary Counter pada state machine.

Ada 2 tipesinyal primer yang dihasilkanoleh OFL yaitu: Pulsa output dihasilkan oleh decoding nilai biner dari keadaan tunggal. Sustain output level dihasilkanoleh setting dan resetting FF denganpulsadari titik-tiitk yang berbeda pada hitungan urutan.

State Transition Definition

Bulatan 1 = State Beginning; bulatan 2 = End of State SB = State Beginning; DSB = Delay State Beginning; SE = State End Glitch dapat terjadi bila count sequence tidak glitch free dan ada perbedaan delay prop dari masing-masing FF pada counter. Glitch akan nampak pada periode waktu yang singkat pada Low going transisiondari clock. Digambarkan pada bulatan 3 Bila glitch yang terjadi tidak dapat ditolerer, kemungkinan edge tersebut harus diabaikan atau menggunakan alternate state timing atauteknik delay state timing untuk mengeliminasi glitch dari sinyal setelah meninggalkan state machine. Tigatipepulsa yang memungkinkanadalah. T,Udan V Dalam project ini kami menggunakan tipe OFL SB to SE yang memiliki ciriciri sebagai berikut : Paling mudah di-generate Di-decode menggunakan AND gate Output aktif bila bila seluruh state true Glitch dapat terjadi di titik SB

5. Alat dan Bahan 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. IC 7411 IC 7408 IC 7474 IC 7432 IC LM339 IC 74LS00 Photo dioda Transmiter/infrared Resistor 220 ohm Resistor 5K Ohm Resistor 3K Ohm Socket IC Tempat Baterai + Baterai Switch 3 buah 3 buah 3 buah 4 buah 4 buah 1 buah 1 buah 4 buah 4 buah 4 buah 4 buah 1 buah 16 buah

STATE DIAGRAM

STATE TABLE Present state a b d c 000 001 010 011 100 101 e 110 111 Input P * 0 1 * * * * 0 1 * Next state 001 000 011 110 010 *** *** 000 010 *** DA 0 0 1 0 * * 0 * DB DC 0 P 1 1 * * P * 1 P 0 0 * * 0 * ^DSB vSE Output

K-MAP

DA =

0 0 0 1 * * * 0

DB = BP + CP

0 P 1 1 * * * P

DC =

1 P 0 0 * * * 0

GAMBAR RANGKAIAN

6. PENUTUP
Rangkaian Ruangan Tanggap Asap dan Api adalah sebuah rangkaian simulasi dari kerja sensor yang dapat mendeteksi Asap dan Api pada suatu ruangan. Dari pembahasan dan implementasi yang telah dilakukan, kami menyimpulkan bahwa rangkain ini merupakan sebuah bentuk simulasi yang kinerjanya dapat memudahkan dan sangat membantu masyarakat dalam kehidupan yang serba otomatis dan efisien karena alat ini dapat berjalan secara otomatis dan canggih. Namun ini hanyalah salah satu alat bantu yang praktis dan hanya lah sebuah simulasi pada alat yang sebenarnya. Ada beberapa kelemahan dan keunggulan alat ini. Namun tidak membuat kami merasa rendah diri, karna alat ini bisa dikembangkan seiring waktu dan pemahaman kami yang lebih lanjut pada mata kuliah ini. Demikianlah laporan akhirproject ini, semoga project yang kami buat bisa bermanfaat dan memberikan inovasi baru bagi kita semua.

Bogor, 25 Oktober 2013

Mengetahui, Asep Suheri,ST.,MT