Sesi 10
INTERKONEKSI BUS
Kode MK : TI
Revisi Terakhir :
2 Sesi
Sub Pokok Bahasan 1. Definisi organisasi dan arsitektur computer 2. Arsitektur Von Neuman 3. Hubungan organisasi komputer dengan arsitektur komputer 1. 2. 3. 4. Organisasi komputer Blok diagram CPU Organisasi register Register data dan alamat
3 4
1. Arsitektur prosessor X86 2. Penerapan untuk PC 1. Memori internal 2. Memori eksternal 3. Hirarki memori 1. Organisasi cache memori 2. Direct mapped cache
Cache memori
Sesi 6 7 8
Pokok Bahasan Cache memori Virtual memori Mode pengalamatan dan set instruksi
Sub Pokok Bahasan 1. Associative cache 2. Set associative cache Konsep virtual memori 1. 2. 3. 4. Mode pengalamatan register Mode pengalamatan register segera Mode pengalamatan langsung Mode pengalamatan tidak langsung
1. Mode pengalamatan relatif dasar 2. Mode pengalamatan langsung terindeks 3. Mode pengalamatan dasar terindeks 1. Pengertian bus dan sistem bus 2. Struktur bus, jenis bus, metode arbitrasi, interkoneksi bus dan prinsip operasi bus
10
Sesi 11
Sub Pokok Bahasan Fungsi I/O, Piranti I/O, Operasi I/O dan Mode transfer data.
12
1. 2. 3. 4.
Reduced instruction set architecture Pipelining RISC Perbedaan RISC dan CISC Prosesor supersaklar
13 14
1. Macam-macam arsitektur clean 2. Simetric multiprosessor 1. Operasi mikro 2. Kendali prosesor 3. Kendali mikroprogrammed
Mampu menjelaskan fungsi dan piranti I/O. Mampu menyebutkan dan membedakan Mode transfer data pada I/O.
Perangkat input mungkin lambat dan harus memiliki cara untuk memberitahu komputer apabila siap memberikan data.
Perangkat output harus memiliki cara untuk menolak data berikutnya apabila belum siap.
Perangkat input mendeteksi adanya perubahan pada lingkungan Perangkat output memberi perubahan pada lingkungan.
Complexity of control: Sebuah printer membutuhkan antar muka kontrol yang relatif sederhana. Sebuah disk jauh lebih kompleks. Unit of transfer: Data mungkin dikirimkan sebagai suatu aliran byte atau karakter atau dikirimkan dalam blok yang berukuran besar. Data representation: Perangkat yang berbeda mungkin menggunakan skema pengkodean data (data-encoding) yang berbeda, termasuk di dalamnya perbedaan dalam kode karakter dan parity yang digunakan.
Error conditions: Sifat dari error, bagaimana error tersebut dilaporkan, konsekuensi dari error, dan respons yang diberikan berbeda dari satu perangkat dengan perangkat yang lain.
Adalah interface atau central switch untuk mengendalikan satu atau lebih peripheral atau perangkat input output.
Konektor mekanis berisi fungsi logik untuk komunikasi antara bus dan peripheral.
Data rate Merupakan kecepatan transfer data dalam komunikasi data digital. Memungkinkan terjadinya perbedaan besarnya tingkatan pengiriman data
Pengendali & pengaturan waktu (control & timing). Komunikasi dengan CPU. Komunikasi dengan perangkat. Penyimpanan data sementara (data buffering). Pendeteksi kesalahan.
CPU meminta modul memeriksa status perangkat. Bila perangkat siap mengirim, CPU mengirim perintah pemindahan.
Modul menerima data dari perangkat. Data dipindahkan dari modul ke CPU.
Programmed (Teknik I/O Terprogram) Interrupt-driven Direct memory access (DMA) IOP/C
Teknik
CPU mengontrol I/O [status, perintah R/W, transfer data]. CPU menunggu modul I/O aktif.
Perintah
Control Status condition test Read [data dari periferal] Write [data transmisi ke periferal]
Pengadresan perangkat IO
(CPU viewpoint). Data ditransfer seperti akses memori Tiap perangkat mendapat unique identifier. Perintah CPU berisi identifier (adres).
Dikendalikan interupsi
CPU mengirim perintah I/O ke modul, kemudian mengerjakan proses lainnya. Modul I/O akan menginterupsi CPU minta layanan bila perintah selesai dikerjakan. CPU melayani interupsi dan setelah selesai melanjutkan kembali proses yang sedang dikerjakan sebelum diinterupsi.
CPU view-point
Mengirimkan perintah baca/tulis dan mengerjakan proses lain. Memeriksa interupsi pada akhir tiap instruction cycle. Jika diinterupsi akan melakukan save context (registers)dan process interrupt (Fetch data & store).
Masalah Desain:
Satu saluran/modul. Software poll, CPU memeriksa modul bergiliran. Daisy Chain / Hardware poll
Interrupt Acknowledge dikirimkan pada chain. Module yang melakukan interupsi mengirimkan vector pada bus. CPU menggunakan vector to untuk mengidentifikasi handler routine.
Contoh PC Bus
80x86 memiliki satu interrupt line, sistem berbasis 8086 memakai 8259A interrupt controller yang memiliki 8 interrupt lines.
Runtutan events
8259A menerima interupsi. 8259A memeriksa prioritas. 8259A memberi sinyal 8086 (membangkitkan INTR line). CPU mengirimkan pesan Acknowledges. 8259A menyimpan correct vector pada data bus. CPU memproses interupsi.
Interrupt-driven & programmed I/O membutuhkan intervensi aktif CPU, transfer rate terbatas dan CPU terikat.
Modul tambahan pada bus. DMA controller mengambil alih peran CPU. DMA (bus mastering) ~ teknik implementasi beberapa komponen untuk transfer data langsung ke dan dari memori tanpa lewat CPU. DMA mengurangi CPU overhead karena mekanisme transfer data tidak butuh pengawasan CPU.
Read/Write. Memeriksa adres perangkat. Mencari adres dan mengambil data untuk ditransfer.
CPU mengerjakan proses-proses lain. DMA controller melakukan transfer data. DMA controller mengirimkan interupsi jika selesai.
DMA controller mengambil alih siklus bus, kirim 1 word, dan tidak ada interupsi. CPU tidak mengubah konteks,dan CPU suspended sebelum mengakses bus (misal sebelum operand / data fetch atau data write).
Semula CPU langsung mengendalikan periferal. Kemudian ada penambahan modul I/O terprogram, sebagai pengendali. Selanjutnya penambahan modul I/O interrupt driven, sebagai pengendali. Modul I/O akses langsung ke memori melalui DMA. Kemampuan modul I/O ditingkatkan jadi prosesor, dan tidak tergantung CPU. Modul I/O memiliki memori lokal.
IO Processor
Adalah prosesor yang terpisah dari CPU dan dirancang untuk menangani proses input/output Sinkron dengan clock sistem dan prosesor utama. Akan menerima kontrol awal dari prosesor utama pada saat instruksi input-output dibaca dari memori. Pada saat I/O prosesor mengendalikan proses input output, prosesor utama tetap pada kondisi two-state waiting loop sampai instruksi input-output dikerjakan di mana kemudian kontrol dikembalikan ke prosesor utama.