TEKNIK DIGITAL

MSI (Medium Scale IC) 1. Decoder Binary Decoder o Pemberian kode n input akan mengaktifkan satu dari 2n kemungkinan output o Tipe aktivasi H -> yang aktif bernilai 1 L -> yang aktif bernilai 0 o Setiap output memiliki fungsi sendiri yang merupakan minterm o Contoh: Input Output Input Output X1 X2 Y1 Y2 Y3 Y4 X1 X2 Y1 Y2 Y3 Y4 0 0 1 0 0 0 0 0 0 1 1 1 0 1 0 1 0 0 0 1 1 0 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 0 Aktif H Aktif L o Terkadang ada input tambahan berupa input En (Enable) o Jika input En tidak aktif, maka berapapun inputnya, tidak akan ada jalur yang aktif o Tipe aktivasi En H -> yang aktif bernilai 1 L -> yang aktif bernilai 0 o Contoh dengan input En X1 d 0 0 1 1 Input X2 d 0 1 0 1 En 0 1 1 1 1 Y1 0 1 0 0 0 Output Y2 Y3 0 0 0 0 1 0 0 1 0 0 Y4 0 0 0 0 1 X1 d 0 0 1 1 Input X2 d 0 1 0 1 En 1 0 0 0 0 Y1 0 1 0 0 0 Output Y2 Y3 0 0 0 0 1 0 0 1 0 0 Y4 0 0 0 0 1

En aktif H, output aktif H En aktif L, output aktif H 7-segment decoder o Pemberian kode 4 input akan mengaktifkan satu set dari 7 kemungkinan output yang membentuk lampu 7-segment 2. Encoder Prinsipnya kebalikan dari dekoder Binary Encoder o Salah satu jalur input aktif akan menghasilkan kombinasi output unik o Input 2n, output n

o Tabel kebenarannya (untuk 4 -> 2 aktif H) Input Y1 Y2 Y3 Y4 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 Selain di atas Output X1 X2 0 0 0 1 1 0 1 1 0 0

o Terkadang ada output validitas yang menandakan input valid atau tidak o V=0 bila valid, 1 bila invalid (bisa pula sebaliknya) o Tabel kebenaran: Input Output Y1 Y2 Y3 Y4 X1 X2 V 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 1 1 0 Selain di atas 0 0 1 Priority Encoder o Memiliki prioritas input aktif o Jika beberapa jalur input aktif bersamaan, yang dipakai adalah yang prioritasnya paling tinggi o Input invalid hanya jika semua input tidak aktif o Tabel: (misal prioritas terendah Y1, tertinggi Y4) Input Output Y1 Y2 Y3 Y4 X1 X2 V 0 0 0 0 0 0 1 1 0 0 0 0 0 0 d 1 0 0 0 1 0 d d 1 0 1 0 0 d d d 1 1 1 0 3. Multiplexer Memilih satu dari 2n jalur input untuk diteruskan ke output Terdapat input selector untuk memilih data Tabel: Selector Outpu t S1 S2 Y 0 0 D0 0 1 D1 1 0 D2

D3

Dengan input enable aktif H (untuk aktif L sebaliknya): Selector Enabl Outpu e t S1 S2 En Y d d 0 0 0 0 1 D0 0 1 1 D1 1 0 1 D2 1 1 1 D3

4. Demultiplexer Kebalikan dari multiplexer Satu input akan diteruskan ke salah satu dari 2n jalur output Tabel: Selector S1 S2 0 0 0 1 1 0 1 1 Output Y1 Y2 0 0 D1 0 0 D2 0 0

Yo D0 0 0 0

3 0 0 0 D3

PLD (Programmable Logic Device) Struktur umum terdiri dari larik AND dan larik OR PLD sederhana terdiri dari: 1. ROM (Read Only memory) o Larik AND fixed, menghasilkan minterm lengkap, larik OR dapat diprogram 2. PAL (Programmable Array Logic) o Larik OR fixed, larik AND dapat diprogram 3. PLA (Programmable Logic Array) o Kedua larik dapat diprogram Untai 1. o o 2. Sekuensial Elemen Bistable Elemen sekuensial dasar, memiliki dua keadaan stabil, 0 dan 1 Tidak memiliki input, susah dikendalikan Latch o Memiliki input pengendali o SR-Latch Memiliki dua input pengendali: S (Set) dan R (Reset) Memiliki dua input yang saling komplemen: Q dan Q Bisa diimplementasikan dengan gerbang NOR atau NAND Set: Q=1, Reset: Q=0

Tabel Keadaan Input Output S R Q Q 0 0 Q Q 0 1 0 1 1 0 1 0 1 1 0 0 Gerbang NOR

Input S R 1 1 1 0 0 1 0 0

Output Q Q Q Q 0 1 1 0 1 1 Gerbang

tetap set reset ilegal NAND

Gated SR-Latch Terdapat input penggerbangan Clock Perubahan hanya direspon saat Clock bernilai 1 Tabel Keadaan: Input Outp Input Outpu ut t Cloc S R Q Q Cloc S R Q Q k k 1 1 1 Q Q 1 0 0 Q Q 1 1 0 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 0 1 1 1 1 1 0 d d Q Q 0 d d Q Q Gerbang NOR Gerbang NAND D-Latch Mencegah input ilegal D diteruskan ke input S dan di-invert-kan menkadi input Tabel keadaan (menggunakan gerbang NAND): Input Outp ut Cloc D S R Q Q k 0 d d d Q Q 1 0 0 1 0 1 1 1 1 0 1 0

o R

3. Flipflop o Flipflop adalah Gated Latch o Level-triggered Sama dengan Gated Latch o Edge-triggered Perubahan hanya direspon ketika ada pertubahan clock Positive: direspon ketika Clock berubah naik (0 ke 1) Negative: direspon ketika Clock berubah turun (1 ke 0)

Timing T setup: waktu pemicuan sebelum clock berubah T hold: waktu setelah clock berubah Selama tsetup dan thold, perubahan direspon T pd : waktu tunda perambatan JK-Flipflop Tabel keadaan: Input Outp ut Cloc J K Q Q k 1 1 1 Q Q 1 1 0 0 1 1 0 1 1 0 1 0 0 Q Q 0 d d Q Q T-Flipflop Berfungsi untuk membalik keadaan T diteruskan ke J dan K sehingga J selalu sama dengan K Input Outp ut Cloc D S R Q Q k 0 d d d Q Q 1 0 0 0 Q Q 1 1 1 1 Q Q

T juga berfungsi sebagai pembagi frekuensi Clock Input Asinkron Input yang bisa men-set atau me-reset flipflop tanpa tergantung clock Pr = Preset untuk set, Clr = Clear untuk reset Tabel keadaan (PR aktif H, Clr aktif H; lainnya menyesuaikan) Input Output Pr 0 0 1 1 Clr 0 1 0 1 Cl k d d d d D d d d d Q Q 0 1 0 Q Q 1 0 0

4. Register

o Penyimpan informasi n-bit, tersusun atas n buah DFlipflop o Register parallel N-bit data dimasukkan dan dikeluarkan secara bersamaan ke n flipflop Memiliki input Clr untuk me-reset data Terkadang memiliki input kendali Load Load 1 -> data ditransfer, Load 0 -> data tidak berubah o Register serial/shift register N-bit data dimasukkan secara bertahap ke dalan n flipflop Terkadang memiliki input kendali shift Shift 1 -> data bergeser, Shift 0 -> data tidak berubah Register serial dua arah: Bisa geser kanan, bisa geser kiri Pemilihan arah menggunakan MUX dengan input selector SR SR 1 -> geser kanan, SR 0 -> geser kiri o Register gabungan Data bisa diinput secara serial atau paralel Memiliki dua input kendali: Shift dan Load Tabel Keadaan: Shi Loa Keadaan ft d 0 0 tidak berubah 0 1 input secara paralel 1 d input secara serial 5. Counter o Keadaannya berubah sesuai pola tertentu o Tersusun atas T-flipflop o Modulus: jumlah kombinasi dalam satu siklus o Untuk membangkitkan M modulus dibutuhkan 2logM flipflop o Sebaliknya, counter yang terdiri dari n flipflop dapat membangkitkan maskimal 2n modulus o Counter asinkron Sumber Clock beda (output FF sebelumnya), sumber T sama (selalu 1) Penghitungan waktu tunda: Setiap FF memiliki waktu tunda berbeda Total waktu tunda = jumlah waktu tunda semua FF Periode clock harus lebih besar dari total waktu tunda Jika modulus kurang dari dengan 2n, dibutuhkan input untuk me-reset setelah suatu kondisi tertentu. Bisa dengan:

Clear o Clr akan aktif saat counter mencapai modulus+1, kemudian seketika akan me-reset semua FF Preset o Pr akan aktif saat counter mencapai modulus, kemudian menjelang pemicuan selanjutnya akan men-set semua FF o Counter sinkron Sumber Clock sama, sumber T beda (hasil perkalian semua output FF sebelumnya) Penghitungan waktu tunda: Setiap FF memiliki waktu tunda yang sama Total waktu tunda = waktu tunda tiap FF