LAPORAN PRAKTIKUM

ET2100 PRAKTIKUM TEKNIK TELEKOMUNIKASI 1

MODUL : 4

OPTIMASI DAN TRADEOFFS

NAMA : HADIYAN RAFI ARMANDSYAH

NIM : 18117033

KELOMPOK : 02

HARI, TANGGAL : SELASA, 23 OKTOBER 2018

WAKTU : 10.00-12.00

ASISTEN : MICHAEL SIHOMBING

LABORATORIUM TELEMATIKA

PROGRAM STUDI TEKNIK TELEKOMUNIKASI – STEI – ITB

2018

0
 Modul 4
OPTIMASI DAN TRADEOFFS
Hadiyan Rafi Armandsyah (18117033) / Kelompok 02 / Selasa, 23 Oktober 2018
Email : hadiyan.rafi@gmail.com
Asisten : Michael Sihombing
Abstrak—Pada praktikum di modul kali ini, penulis transistor pada suatu rangkaian logika dapat dihitung dengan
membuat suatu rangkaian logika pada FPGA board yang mengalikan jumlah input dengan 2. Karena setiap input dari
merupakan implementasi dari suatu fungsi tiga input. Penulis gerbang logika membutuhkan 2 transistor.
menggunakan tiga IC untuk logika NOT, AND, dan OR dan
Lalu, delay adalah waktu dibutuhkan suatu input
menggunakan sebuah LED sebagai output.
untuk berubah menjadi kondisi yang baru (menjadi output).
Penulis lalu menyerdehanakan fungsi dengan metode K-Map,
Setiap gerbang logika memiliki delay yang berbeda-beda
lalu mengimplementasikan fungsi yang sudah disederhanakan
ke board. Fungsi yang telah disederhanakan menggunakan dalam memroses suatu data. Cara menghitung suatu delay
kabel jumper yang lebih sedikit dan IC yang lebih sedikit. adalah dengan mencari waktu terlama dari input menuju
Kata kunci— Optimasi, Delay, K-Map output. Lamanya delay dari beberapa gerbang logika
dijelaskan pada Tabel 2.1.
I. PENDAHULUAN Tabel 2.1 Delay dari beberapa jenis gerbang logika

P ada zaman yang sudah maju seperti

perkembangan di dunia teknologi informasi berkembang
saat ini, Jenis gerbang logika
2-input AND
Delay (ns)
1.0
sangat cepat. Sudah banyak pekerjaan manusia yang 3-input AND 1.1
dapat dibantu dengan komputer. Saat ini komputer sudah 4-input AND 1.3
mempunyai processor sampai 64 bit, artinya dapat 5-input AND 1.5
memproses dua pangkat 64 data dalam waktu yang 6-input AND 1.8
bersamaan. Namun, dibalik kecanggihan komputer 2-input OR 1.0
sebenarnya inti dari pemrosesan data pada komputer itu 3-input OR 1.1
merupakan rangkaian logika. Untuk menciptakan komputer 4-input OR 1.3
yang cepat, maka diperlukan rangkaian logika yang paling 5-input OR 1.5
sederhana. Pada praktikum modul 4 kali ini mempunyai 6-input OR 1.8
tujuan sebagai berikut: NOT 0.8
1. Menentukan rumus sederhana dari fungsi F(a,b,c) = a’b Perubahan suatu rangkaian untuk meningkatkan
+ ab’ + a’b’ + c dengan metode K-map. semua kriteria yang diinginkan tanpa mengubah hasil
2. Menentukan delay dari fungsi F(a,b,c) = a’b + ab’ + a’b’ rangkaian tersebut disebut dengan optimasi.[1] Contoh
+ c sebelum dan sesudah penyederhanaan. optimasi suatu rangkaian dapat dilihat pada Gambar 2.1.
3. Menentukan keuntungan yang didapat dengan
melakukan optimasi rangkaian logika.

II. TEORI DASAR

2.1 Optimasi
Untuk membuat suatu rangkaian digital, pasti
Gambar 2.1 Contoh optimasi rangkaian logika[1]
diinginkan suatu rangkaian yang ukurannya lebih kecil, dapat
Pada Gambar 2.1 ditunjukan bahwa terjadi
memproses lebih cepat (delay lebih kecil), dan hemat daya.
perubahan yang lebih baik yaitu dengan memperkecil ukuran
Besar atau kecilnya suatu rangkaian logika dipengaruhi oleh
dan memperkecil delay, (a) rangkaian asli, (b) rangkaian
banyaknya transistor yang digunakan. Sederhananya, jumlah
1
setelah optimasi, (c) plot besar rangkaian / transistor dan
delay setiap rangkaian.[1]
2.2 Tradeoff
Tidak selamanya suatu rangkaian bisa dioptimasi.
Ada kondisi tertentu dimana suatu rangkaian yang akan
dioptimasi mengalami penurunan kualitas pada suatu aspek
tertentu. Perubahan suatu rangkaian untuk meningkatkan
kualitas suatu aspek namun mengurangi kualitas aspek yang
[1]
lain disebut dengan tradeoff. Contoh tradeoff suatu
rangkaian dapat dilihat pada Gambar 2.2.
[1]
Gambar 2.2 Contoh tradeoff rangkaian logika
Pada Gambar 2.2 ditunjukan bahwa
dilakukan tradeoff, terjadi peningkatan kualitas yaitu
berkurangnya jumlah transistor / ukuran rangkaian menjadi
lebih kecil. Namun, terjadi penurunan kualitas setelah
dilakukan tradeoff yaitu delay dari rangkaian menjadi lebih
lama sehingga pemrosesan rangkaian lebih lama. (a)
rangkaian asli, (b) rangkaian setelah tradeoff, (c) plot besar
rangkaian / transistor dan delay setiap rangkaian.[1]
2.3 Karnaugh Map
Karnaugh Map atau disingkat K-Map adalah suatu
metode visual untuk membantu manusia meminimalisir
persamaan boolean yang memiliki sedikit variabel (dua
sampai empat). Sebenarnya, K-Map sudah tidak umum lagi
digunakan untuk mendesain rangkaian, namun sangat efektif
untuk memahami optimasi dasar. K-Map pada dasarnya
adalah representasi grafis dari tabel kebenaran, jadi K-Map
merupakan suatu cara untuk merepresentasikan sebuah fungsi
(cara lain menggunakan persamaan, tabel kebenaran, dan
[1]
rangkaian).
Ide dari konsep K-Map yaitu dengan secara grafis
meletakan variabel satu dengan yang lain hanya berbeda satu
variabel. Lalu melihat beberapa variabel berbeda yang
memiliki output yang sama, lalu mengeliminasi variabel
[1]
tersebut dengan cara menggabungkannya.
Berikut adalah langkah-langkah menggunakan
metode K-Map. Langkah pertama yaitu mengubah persamaan
fungsi menjadi bentuk sum-of-products. Contoh diberikan
sebuah fungsi G tiga variabel.[1]
G(a, b, c) = a + a’b’c’ + b(c’ + bc’).
Fungsi G setelah diubah menjadi bentuk sum-of-
products menjadi.
G(a, b, c) = ab’c’ + ab’c + abc’ + abc + a’b’c’ + a’bc’
Langkah kedua yaitu meletakan angka 1 pada K-
Map untuk setiap SOP, lalu sisanya angka 0 seperti pada
Gambar 2.3.
Gambar 2.3 Tabel K-Map[1]
Langkah ketiga yaitu melingkari semua nilai 1 pada
setelah tabel dengan menggambar seminimal mungkin lingkaran
yang paling besar agar semua nilai 1 tertutupi setidaknya
sekali seperti ditunjukan pada Gambar 2.4.
Gambar 2.4 Tabel K-Map dengan nilai 1 tertutupi[1]
Setelah itu langkah terakhir adalah menulis variabel
yang sama pada setiap lingkaran yang dibuat lalu hasilnya
digabungkan dengan logika OR. Pada Gambar 2.4, dapat
dilihat variabel yang sama pada lingkaran pertama yaitu a dan
lingkaran kedua yaitu c’. Didapatkan hasil penyederhanaan
dari fungsi melalui metode K-Map yaitu.
G(a, b, c) = a + c’
III. METODOLOGI
3.1 Alat percobaan
Peralatan yang digunakan selama praktikum modul
ini antara lain:
1. FPGA Board
2. Kabel jumper male-to-male
3. IC HD74LS04 sebagai gerbang logika NOT
4. IC HD74LS08P sebagai gerbang logika AND
5. IC HD74LS32 sebagai gerbang logika OR
6. LED
7. Power adaptor
2
3.2 Langkah kerja
Langkah-langkah percobaan pada modul ini antara
lain:
Mengubungkan board dengan power supply lalu
menyalakan power supply.
Memasang IC HD74LS04, HD74LS08P, dan
HD74LS32 pada board lalu menguncinya.
Menghubungkan Vcc dan GND dari ketiga IC dengan
kabel jumper.
Membuat rangkaian yang memenuhi fungsi F(a,b,c) =
a'b + ab' + a'b' + c dengan menggunakan ketiga IC.
Memvariasikan ketiga nilai input (a, b, dan c) lalu
mengamati hasil pada output LED.
Menggunakan K-map untuk menyederhanakan
fungsi F(a,b,c) = a'b + ab' + a'b' + c.
Membuat rangkaian dari fungsi F(a,b,c) yang telah
disederhanakan dengan menggunakan ketiga IC.
Memvariasikan ketiga nilai input (a, b, dan c) lalu
mengamati hasil pada output LED.
IV. HASIL DAN ANALISIS
Pada modul kali ini, penulis menggunakan tiga buah
IC yaitu HD74LS04 sebagai operator NOT, HD74LS08P
sebagai operator AND dua input, dan HD74LS32 sebagai
operator OR dua input. Penulis menggunakan ketiga IC
tersebut untuk merepresentasikan suatu fungsi dari kipas
angin suatu karantina bangunan yang dirumuskan dengan
F(a, b, c) = a’b + ab’ + a’b’ + c.
Fungsi tersebut memiliki tiga buah variabel input
yaitu a, b, dan c. Fungsi dapat direpresentasikan dengan
menggukanan dua buah operator NOT, tiga buah operator
AND dua input, dan sebuah operator OR empat input seperti
pada Gambar 4.1.
Gambar 4.1 Skema dari fungsi F(a, b, c)
Pada Gambar 4.1, ditunjukan bahwa sebelum output
fungsi disambungkan ke LED, input terlebih dahulu melalui
gerbang OR empat input. Berdasarkan Gambar 4.1 dan Tabel
2.1, diperoleh lama delay dari fungsi sebesar
Delay = 0,8 + 1,0 + 1,3 = 3,1 ns.
Namun, pada modul kali ini penulis hanya
menggunakan gerbang OR dua input dengan IC HD74LS32.
Sehingga gerbang OR empat input harus diganti dengan tiga
buah gerbang OR dua input seperti pada Gambar 4.2.
Gambar 4.2 Skema rangkaian modul 4
Berdasarkan Gambar 4.2 dan Tabel 2.1, diperoleh
lama delay fungsi yang diimplementasikan pada board
sebesar
Delay = 0,8 + 1,0 + 1,0 + 1,0 = 3,8 ns.
Delay pada rangkaian yang menggunakan gerbang
OR empat input (Gambar 4.1) lebih singkat dibandingkan
delay rangkaian yang menggunakan gerbang OR dua input
(Gambar 4.2) karena jumlah gerbang logika terbanyak di
antara input dengan output semakin sedikit.
Penulis memvariasikan ketiga nilai input lalu
mengamati output yang dihasilkan fungsi dan didapatkan data
berupa tabel kebenaran sesuai pada Tabel 4.1.
Tabel 4.1 Tabel kebenaran fungsi F(a, b, c)
a b c F(a, b, c)
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 1
Penulis lalu menyederhanakan rangkaian tanpa
mengubah hasil dari output namun dengan melakukan
optimasi. Optimasi dilakukan dengan metode K-Map yang
dijelaskan pada Gambar 4.3.
3

Gambar 4.3 K-Map untuk optimasi fungsi F(a, b, c)
Menurut Gambar 4.3, dapat dilihat hasil optimasi
fungsi F(a, b, c) yang dilakukan dengan metode K-Map yaitu
F(a, b, c) = a’ + b’ + c. Jika ketiga input divariasikan menjadi
kombinasi apapun akan tetap sesuai dengan Tabel 4.1 yaitu
tabel kebenaran fungsi sebelum dioptimasi. Hal tersebut
menandakan bahwa optimasi yang dilakukan benar. Skema
rangkaian fungsi F(a, b, c) = a’ + b’ + c digambarkan pada
Gambar 4.4.
Gambar 4.4 Skema dari optimasi fungsi F(a, b, c)
Pada Gambar 4.4, ditunjukan bahwa sebelum output
fungsi disambungkan ke LED, input terlebih dahulu melalui
gerbang OR tiga input. Berdasarkan Gambar 4.4 dan Tabel
2.1, diperoleh lama delay dari fungsi yang telah dioptimasi
sebesar
Delay = 0,8 + 1,1 = 1,9 ns.
Namun, pada modul kali ini penulis hanya
menggunakan gerbang OR dua input dengan IC HD74LS32.
Sehingga gerbang OR tiga input harus diganti dengan dua
buah gerbang OR dua input seperti pada Gambar 4.5.
Gambar 4.5 Skema rangkaian modul 4 yang dioptimasi
Berdasarkan Gambar 4.5 dan Tabel 2.1, diperoleh
lama delay fungsi yang telah dioptimasi dan
diimplementasikan pada board sebesar
Delay = 0,8 + 1,0 + 1,0 = 2,8 ns.
Delay pada rangkaian setelah optimasi yang
menggunakan gerbang OR tiga input (Gambar 4.4) lebih
singkat dibandingkan delay rangkaian setelah optimasi yang
menggunakan gerbang OR dua input (Gambar 4.5) karena
jumlah gerbang logika terbanyak di antara input dengan
output semakin sedikit. Namun, delay rangkaian setelah
optimasi yang menggunakan gerbang OR dua input (Gambar
4.5) lebih singkat dibanding rangkaian yang belum
dioptimasi (Gambar 4.1 dan Gambar 4.2), karena optimasi
mengurangi delay dengan mengurangi jumlah gerbang
logika.
Penulis membuat rangkaian fungsi sebelum optimasi
pada FPGA board dengan output berupa sebuah LED yang
akan menyala apabila output fungsi bernilai 1. Lalu penulis
mencoba beberapa variasi input dan melihat outputnya
apakah sesuai dengan Tabel 4.1. Pada variasi pertama,
penulis memilih input A = 1, B = 1, dan C = 1, lalu
dihasilkan output sesuai pada Gambar 4.6.
Gambar 4.6 Rangkaian sebelum optimasi dengan input ABC = 111
Pada variasi pertama, LED menyala menandakan
nilai output 1 dan sesuai dengan Tabel 4.1. Penulis mencoba
variasi input yang sama yaitu A = 1, B = 1, dan C = 1, pada
rangkaian yang telah dioptimasi, lalu dihasilkan output sesuai
pada Gambar 4.7.
Gambar 4.7 Rangkaian setelah optimasi dengan input ABC = 111
Pada Gambar 4.7, menunjukan bahwa nilai output
sama dengan sebelum optimasi yaitu 1 karena LED menyala.
4
Hal ini membuktikan bahwa optimasi berhasil dilakukan
untuk variasi input ABC = 111. Untuk variasi kedua, penulis
memilih input A = 0, B = 0, dan C = 0, lalu dihasilkan output
sesuai pada Gambar 4.8.
Gambar 4.8 Rangkaian sebelum optimasi dengan input ABC = 000
Pada variasi kedua, LED menyala menandakan nilai
output 1 dan sesuai dengan Tabel 4.1. Penulis mencoba
variasi input yang sama yaitu A = 0, B = 0, dan C = 0, pada
rangkaian yang telah dioptimasi, lalu dihasilkan output sesuai
pada Gambar 4.9.
Gambar 4.9 Rangkaian setelah optimasi dengan input ABC = 000
Pada Gambar 4.9, menunjukan bahwa nilai output
sama dengan sebelum optimasi yaitu 1 karena LED menyala.
Hal ini membuktikan bahwa optimasi berhasil dilakukan
untuk variasi input ABC = 000. Terakhir yaitu variasi ketiga,
penulis memilih input A = 1, B = 1, dan C = 0, lalu
dihasilkan output sesuai pada Gambar 4.10.
Gambar 4.10 Rangkaian sebelum optimasi dengan input ABC = 110
Pada variasi ketiga, LED mati menandakan nilai
output 0 dan sesuai dengan Tabel 4.1. Penulis mencoba
variasi input yang sama yaitu A = 1, B = 1, dan C = 0, pada
rangkaian yang telah dioptimasi, lalu dihasilkan output sesuai
pada Gambar 4.11.
Gambar 4.11 Rangkaian setelah optimasi dengan input ABC = 110
Pada Gambar 4.11, menunjukan bahwa nilai output
sama dengan sebelum optimasi yaitu 0 karena LED mati. Hal
ini membuktikan bahwa optimasi berhasil dilakukan untuk
variasi input ABC = 110. Dari ketiga variasi input yang
diambil, semuanya berhasil dan optimasi berhasil dilakukan.
Jika dilihat gambar rangkaian sebelum dengan
sesudah optimasi, terjadi perbedaan yang sangat signifikan
dari jumlah kabel jumper yang digunakan. Sebelum
dilakukan optimasi, terlihat kabel jumper sangat banyak
(Gambar 4.6, 4.8, dan 4.10) sehingga sedikit menyulitkan
penulis untuk membuat rangkaian. Namun setelah dilakukan
optimasi terlihat kabel jumper yang digunakan sedikit
(Gambar 4.7, 4.9, dan 4.11) sehingga penulis lebih mudah
untuk membuat rangkaian.
Seandainya, penulis menggunakan IC untuk gerbang
logika OR tiga input dan tetap melakukan optimasi, maka
kabel jumper yang digunakan bisa lebih sedikit lagi. Jika
kabel jumper yang digunakan lebih sedikit, maka pembuatan
rangkaian akan semakin mudah dan murah. Untuk praktikum
modul 4 kali ini memang optimasi tidak terlalu berpengaruh
karena gerbang logika yang digunakan masih sedikit, namun
optimasi ini sangat berpengaruh apabila ingin membuat
rangkaian dengan ribuan bahkan jutaan gerbang logika.
V. KESIMPULAN
Kesimpulan yang dapat diambil dari percobaan
modul ini adalah sebagai berikut :
1. Setelah melakukan optimasi pada Gambar 4.3, didapat
rumusan sederhana dari fungsi F(a,b,c) = a’b + ab’ + a’b’
+ c dengan metode K-map yaitu F(a,b,c) = a’ + b’ + c.
2. Setelah melakukan praktikum modul ini, didapatkan
delay dari fungsi F(a,b,c) = a’b + ab’ + a’b’ + c sebelum
5
 optimasi sebesar 3,1 ns jika gerbang OR 4 input dan 3,8
ns jika gerbang OR 2 input. Sementara delay fungsi
setelah optimasi F(a,b,c) = a’ + b’ + c sebesar 1,9 ns jika
gerbang OR 3 input dan 2,8 ns jika gerbang OR 2 input.
3. Setelah melakukan praktikum modul ini, disimpulkan
bahwa dengan melakukan optimasi maka penulis dapat
mengemat biaya (mengurangi kabel jumper),
mempercepat proses perangkaian (mengurangi jumlah
gerbang logika), sekaligus mengurangi delay.
DAFTAR PUSTAKA
[1] Vahid, Frank, Digital Design with RTL Design, VHDL,
and Verilog. 2nd ed., Riverside: University of California,
2011.

BIOGRAFI SINGKAT

Penulis bernama Hadiyan Rafi Armandsyah

yang biasa dipanggil Rafi. Lahir sebagai
anak pertama dari pasangan Ditry
Armandsyah dan Ratna Dewi di Bandung
tanggal 09 September 1999. Penulis
memiliki hobi travelling dan bermain game.
Meskipun lahir di Bandung, penulis besar di Bekasi. Penulis
menyelesaikan pendidikan dasar di SD Islam Al-Fajar Bekasi
pada tahun 2011, kemudian melanjutkan pendidikan di
SMPN 12 Bekasi dan lulus tahun 2014. Pada tahun 2017,
penulis menyelesaikan pendidikan menengah atas di SMAN
5 Bekasi dan memutuskan untuk berkuliah di daerah
kelahiran tepatnya di Insitut Teknologi Bandung dan
mengambil jurusan Teknik Telekomunikasi. Di kampus,
penulis mengikuti berbagai macam kepanitiaan seperti
OSKM, Aku Masuk ITB dan Wisuda Oktober. Penulis
bercita-cita untuk menjadi seorang pengusaha dibidang
telekomunikasi.