MODUL IV

FLIP-FLOP
Ananda Paska Nainggolan (119130016)
Asisten : Alif Fauzan (118130068)
Tanggal Percobaan : 5/12/2020
EL2104_A-1_Praktikum_Sistem_Digital
Laboratorium Teknik Elektro
Institut Teknologi Sumatera
Abstrak — Praktikum kali ini bertujuan Mengenal, diantara selang waktu yang ditentukan itu, keluaran daripada
mengerti dan memahami operasi dasar rangkaian itu tidak akan berubah. Berbeda dari rangkaian
rangkaian Flip-Flop Mengenal berbagai macam IC yang serempak, keluaran dari pada rangkaian tak-serempak
Flip-Flop. Alat dan bahan yang digunakan untuk berubah menurut perubahan masukannya dan keluaran itu
mensimulasikan praktikum kali ini adalah software dapat berubah setiap saat masukan berubah. Umumnya
ISIS Proteus. Dan kesimpulan yang didapat dari rangkaian tak-serempak ini memakai unsur tundaan waktu
praktikum ini adalah Rangkaian FF merupakan suatu pada lintasan umpan baliknya. Tundaan waktu ini biasanya
rangkaian gerbang logika yang mempunyai dua diperoleh dari gerbang-gerbang pada lintasan itu. Unsur
keadaan stabil pada keluaran yaitu keadaan 1 dan 0. pengingat (memory) yang paling umum dipakai pada
FF terbagi menjadi beberapa jenis ( SR, Clocked SR, rangkaian berurut serempak adalah flip-flop. Setiap flip-flop
JK,D)FF. Rangkaian FF SR dengan gerbang NOR dapat menyimpan satu bit (binary digit).
jika S=1 dan R=1 maka nilai keluarannya adalah Q =
Q́ = 0 hal ini bertentangan pada prinsip bahwa nilai percobaan modul 4 ini ialah :
Q harus berlawanan dengan nilai Q́ sehingga kondisi
1. Mengenal, mengerti dan memahami operasi dasar
ini disebut sebagai kondisi terlarang atau forbidden.
rangkaian Flip-Flop
Sifat dari D flip-flop adalah bila input D (Data) dan
2. Mengenal berbagai macam IC Flip-Flop
pulsa clock berlogik 1, maka output Q akan berlogik 1
dan bilamana input D berlogik 0, maka D flip-flop
akan berada pada keadaan reset atau output Q II. LANDASAN TEORI
berlogik 0.
Pemahaman terhadap rangkaian flip-flop (FF) ini sangat
Kata Kunci — Flip-Flop, FF SR, FF D, FF JK penting karena flip-flop dapat menyimpan data, mengingat
informasi (memori) dan menghitung. Keadaan keluaran
flip-flop bias berada dalam kedaan tinggi (1) atau keadaan
I. PENDAHULUAN rendah (0), untuk selang waktu yang dikehendaki. Biasanya
untuk mengubah keadaan tersebut diperlukan suatu pemicu. 
Semua rangkaian logika yang telah diuraikan di praktikum Flip flop adalah rangkaian multivibrator yang mempunyai dua
sebelumnya adalah rangkaian logika kombinasi yang buah keadaan stabil, yang mana keadaan stabil ini akan
keadaan keluarannya setiap saat hanya ditentukan oleh berubah jika inputnya diberi pulsa trigger. Secara umum Flip
kombinasi masukan yang diberikan pada saat itu. Setiap flop adalah elemen logik yang mempunyai dua buah output
sistem digital akan mempunyai bagian yang merupakan dengan logika yang berlawanan keadaannya.
rangkaian kombinasi. Disamping itu, dalam sistem digital
juga, pada umumnya, dipergunakan bagian rangkaian yang
dapat mengingat keadaan keluarannya sebelumnya dan A. Flip-Flop SR
keluarannya untuk suatu kombinasi masukan tertentu juga
tergantung atas keadaan keluarannya sebelum masukan itu RS Flip-flop (RS FF) merupakan rangkaian dasar flip-flop
dikenakan. Bagian rangkaian demikian disebut sebagai yang memiliki dua buah input, yaitu input SET (S) dan
rangkaian berurut (sequential). Rangkaian logika berurut juga RESET (R) serta dua buah output yaitu output Q dan Q
pada umumnya memakai rangkaian logika kombinasi, setidak-
[ CITATION And18 \l 14345 ]
tidaknya pada rangkaian masukannya. Rangkaian logika
berurut dibedakan atas dua jenis, yaitu serempak (synchro
nous) dan tak-serempak (asynchronous). Dalam rangkaian
serempak, perubahan keadaan keluaran hanya terjadi pada
saat-saat yang ditentukan saja. Walaupun masukan berubah
 S R Qn+1
0 1 0
1 0 1
0 0 Qn
1 1 Don’t care

Gambar 4. FF D

Keterangan:
1 = Q sama dengan D
2 = memori
Gambar 1. Gerbang NOR SR FF Tambahan fasilitas masukan set-reset pada piranti D-FF
memungkinkan keluaran D-FF dioperasikanpada mode
operasi serempak (dipengaruhi pewaktu) maupun tak
serempak (tidak dipengaruhi pewaktu). Dari tabel kebenaran
S R Qn+1
D-FF maupun fungsi keluaran Q(t+l) = D(t), tampak jelas
0 1 1
bahwa dalam kondisi normal (terdapat masukan SR), DFF
1 0 0
akan berfungsi sebagai memori mengikuti masukan S. Sifat
1 1 Qn ini akan lebih jelas, melihat secara grafik hubungan attara
0 0 Don’t care masukan SR dengan keluaran Q dan responnya terhadap
Gambar 2. Gerbang NAND SR FF pewaktu C (atggap sensitil' terhadap lereng naik).

Tambahan beroperasi tambahan mendasar. fasilitas pewaktu C. Flip-Flop JK

akan memungkinan piranti SR-FF pada mode serempak.
Dilihat dari segi perangkat keras, masukan pewaktu tidak
merubah rangkaian SR secara mendasar. Sebagai piranti
memori, keluaran Q dengan tambahan fasilitas pewaktu
dapatdiperoleh dengan mengacu kepada tabel kebeanran.
Kondisi memori berarti keluaran Q akan menyimpan data
masukan S/R sebelumnya (Q(t) -> Q(t+l)). Hubungan arltara
pulsa pewakru (dianggap sensitif pada lereng naik) dan
masukan SR dengan keluaran Qdapatdilihat secara grafik
sebagai berikut :
Sarna halnya D-FR JK-FF juga diturunkan dari SR-FF sebagai
piranti rnemori dasar, bedanya D-FF merupakan operasi
khusus dari SR-FF dengan masukan S selalu berlawanan
dengan R, sedangkan JK-FF memiliki karakteristik berbeda
dengan SR-FF terutama pada kondisi terlarang (S=R=1).
Untuk JK-FF kondisi tersebut (sebagai gantinya J=K=1) justru
dipergunakan untuk pengalihan Q(t+1) * Q(t) atau disebut
kondisi "toggle". Dengan kata lain bila masukan J=K=l (untuk
JK-FF) maka keluaran Q akan berupa pulsa kontinu karena
keluaran Q akan beralih dari 1 ke 0 dan dari 0 ke I tanpa henti
mengikuti pulsa pewaktu.[ CITATION Waw17 \l 14345 ]

Gambar 3. Bentuk Pulsa Keluaran SR FF

B. Flip-Flop D
D-FF merupakan operasikhusus dari SR-FF dimana masukan
SRselalu diberi nilai berlawanan, bila S=1 maka R =0 dan
sebaliknya. Dengan demikian kondisi terlarang yang
dijumpaipada tabel kebenaran SRFF tidak akan dijumpai pada
tabel kebenaran D-FF karena tidak memungkinkan adanya
masukan S=R= 1. Tabel operasi dan tabel kebenaran untuk D-
FF dapat secara langsung diturunkan dari SR-FF.[ CITATION
Was17 \l 14345 ] Gambar 5. FF JK
 III. METODOLOGI

A. Alat dan Bahan

1. Software ISIS-Proteus

B. Langkah Kerja

1. Flip-Flop SR

2. Flip-Flop D
 IV. HASIL DAN ANALISIS

A. Pengujian Flip-Flop SR

Tabel 1. Hasil Percobaan Rangkaian Flip-Flop SR

INPUT OUTPUT

A B D1 D2

0 0 0 1

0 1 1 0

1 0 0 1

1 1 0 0

Pada percobaan kali ini menggunakan gerbang logika NOR

sebanyak 2. Bisa kita lihat pada tabel dan gambar dibawah ini
bahwa jika menggunakan gerbang logika NOR maka input
akan di ORkan dan kemudia di NOTkan , contoh pada gambar
dibawah jika input A adalah 1 dan 0 jika di ORkan akan
menghasilkan Output 1 tapi karena di NOT kan kembali maka
hasilnya adalah 0, Begitu juga dengan input B.

Gambar 6. Rangkaian pengujian FF SR

B. Pengujian Flip-Flop D

Tabel 2. Hasil Percobaan Rangkaian Flip-Flop D

INPUT OUTPUT

A B F1 F2

0 0 0 1

0 1 1 0

1 0 1 0

1 1 1 0

Pada percobaan kali ini menggunakan Gerbang logika NAND

sebanyak 5. Bisa kita lihat pada gambar dibawah ini bahwa
jika memakai Gerbang logika NAND makan inputnya akan di
ANDkan terlebih dahulu dan kemudia di NOT kan. Dan bisa
kita lihat juga bahwa input gerbang logika NAND pada
gambar dibawah ini saling berhubungan.
 Gambar 7. Rangkaian pengujian FF D

II. SIMPULAN

1. Rangkaian FF merupakan suatu rangkaian gerbang

logika yang mempunyai dua keadaan stabil pada keluaran
yaitu keadaan 1 dan 0.
2. FF terbagi menjadi beberapa jenis ( SR, Clocked SR,
JK,D)FF
3. Rangkaian FF SR dengan gerbang NOR jika S=1 dan
R=1 maka nilai keluarannya adalah Q = Q́ = 0 hal ini
bertentangan pada prinsip bahwa nilai Q harus
berlawanan dengan nilai Q́ sehingga kondisi ini disebut
sebagai kondisi terlarang atau forbiden
4. Sifat dari D flip-flop adalah bila input D (Data) dan
pulsa clock berlogik 1, maka output Q akan berlogik 1
dan bilamana input D berlogik 0, maka D flip-flop akan
berada pada keadaan reset atau output Q berlogik 0.

V. REFERENSI

Andal. (2018). Teknik Elektronika Digital.

Prayitno, W. S. (2017). Elektronika Digital. Semarang: UNNES.

Setiawan, W. (2017). Pengantar Sistem Digital. Palembang: Media Asri Permata.

 Lampiran
Data Pengukuran :
 LEMBAR PEMBAGIAN TUGAS
MATA KULIAH PRAKTIKUM SISTEM DIGITAL
MODUL 4 Flip-Flop

I. Identitas Kelompok
Kelompok-Shift : A-1
Anggota : 1. Ananda Paska Nainggolan 119130016
2. Joji Marlindo 119130068
3. Nico San Pratama Manurung 119130030

II. Pembagian Tugas Kelompok

Nama Rincian Tugas

Ananda Paska Nainggolan Pembuatan Video Percobaan Pertama ( Flip-flop SR)
Joji Marlindo Pembuatan semua Rangkaian dan Penguploadtan video percobaan
Nico San Pratama Manurung Pembuatan Video Percobaan Kedua ( Flip-Flop D )

III. Tugas
A. Percobaan 1 – Flip Flop SR

No. Percobaan Link video

1. Flip-Flop SR https://youtu.be/KduZfmO4VMk

B. Percobaan 2 –Flip-Flop D

No. Percobaan Link video

1. Flip-Flop D https://youtu.be/NKmw1eLWIII

Tabel 1. Hasil Percobaan Rangkaian Flip-Flop SR

INPUT
A B
0 0
0 1
1 0
1 1
OUTPUT
D1 D2
0 1
1 0
0 1
0 0

Tabel 2. Hasil Percobaan Rangkaian Flip-Flop D

INPUT
A B
0 0
0 1
1 0
1 1
OUTPUT
F1 F2
0 1
1 0
1 0
1 0