( D-FLIP FLOP )
D
I
S
U
S
U
N
OLEH:
Dengan mengucap puji syukur kehadirat Allah SWT yang telah melimpahkan segala
rahmat, nikmat serta hidayah-Nya, sehingga penulis dapat menyelesaikan penyusunan laporan
ini dengan baik. Adapun laporan ini disusun sebagai prasyarat telah
melaksanakan praktikum Teknik Digital. Dalam usaha menyelesaikan laporan ini, penulis
menyadari sepenuhnya akan keterbatasan waktu dan pengetahuan, sehingga tanpa bantuan
dan bimbingan dari semua pihak tidaklah mungkin berhasil dengan baik. Oleh karena itu,
pada kesempatan ini penulis mengucapkan banyak terima kasih kepada:
1. Tuhan Yang Maha Esa yang telah memberi Rahmat-Nya agar penulisan laporan ini dapat
diselesaikan dengan baik dan memberikan kondisi kesehatan saya dalam keadaan baik untuk
dapat mengerjakan laporan ini
2. Keluarga yang telah memotivasi saya agar mengerjakan laporan ini dengan baik dan tepat
waktu
3. Teman- Teman seperjuangan yang telah memberikan pertolongan baik itu ilmu dan motivasi
semangat
Mengingat keterbatasan kemampuan yang penulis miliki, maka penulis menyadari
bahwa penyusunan laporan ini masih jauh dari kesempurnaan, walaupun demikian penulis
berharap semoga laporan ini dapat memberikan manfaat bagi pembaca umumnya dan bagi
penulis khususnya.
Penulis
2
DAFTAR ISI
3
LAPORAN HASIL PRAKTIKUM 6 TEKNIK DIGITAL
( D - FLIPFLOP )
D
I
S
U
S
U
N
OLEH:
4
BAB I
PENDAHULUAN
I Tujuan
1. Mengamati cara kerja rangkaian D – FF yang dibangun dengan gate logika.
2. Membuktikan sifat-sifat suatu rangkaian D – FF yang menggunakan NAND dan
NOR gate.
3. Membuktikan sifat-sifat D – FF yang dibangun dengan rangkaian terpadu ( IC ).
II Dasar Teori
Data ( D ) Flip-flop adalah salah satu dari tiga jenis FF. Flip-flop ini merupakan
pengembangan dari RS – FF. Simbol untuk menyatakan D – FF diperlihatkan pada gambar
– 13. Dalam hal ini hanya terdapat satu input data, yaitu D. Seperti terlihat pada gambar –
12, rangkaian ini dapat dibangun dari RS – FF CLOCKED.
Apabila dianalisa rangkaian tersebut diatas maka akan diperoleh bahwa output
dari D – FF akan selalu sama dengan inputnya bila mengalami transisi pulsa yang sesuai
dengan FF yang bersangkutan. Contoh D – FF yana dibangun dengan RS – FF CLOCKED
diperlihatkan pada Diagram Rangkaian gambar 12.
D –FF yang dibangun dengan NAND gate dan inverter (gambra 12a) akan aktif
pada saat mengalami transisi pulsa positif. Sedangkan bila dibangun dengan NOR gate dan
inverter, FF tersebut akan aktif jika mengalami transisi negatif (gambar 12b).
Sesungguhnya D – FF telah terdapat dalam rangkaian terpadu secara khusus
denagn beberapa tipe. Salah satu tipe D – FF dalam keluarga (famili) TTL adalah 7474 dan
7475. Di dalam satu kemasan (chip) terdapat dua atau lebih D – FF. Sebagian dari tipe flip-
flop tersebut mempunyai input seperti set dan reset. Tambahkan teorinya ambil dari buku
teori digital.
5
III Peralatan dan Komponen
1. Catu Daya 5V : 1 buah
2. Multimeter Analog : 1 buah
3. Multimeter Digital : 1 buah
4. Proto Board : 1 buah
5. Resitor 220 Ohm : 1 buah
7. Dioda LED : 1 buah
8. Rangkaian Terpadu (IC) 7400 : 1 buah
7402 : 1 buah
7404 : 1 buah
7474 : 1 buah
7475 : 1 buah
9. Kabel Penghubung : Secukupnya
IV Langkah Kerja
3. Amati keadaan output untuk setiap keadaan input dan mencatat hasil
pengamatan pada Tabel Pengamatan.
6
V Diagram Rangkaian
5V
14
D R
Q
R
Q
CLK
7
(a)
5V
14
D R
Q
Q
CLK
(b)
Gambar 12
7
5V
PR
PR R
D
R
CLK CLK
CLR
CLR
(a)
5V
R
D
(b)
Gambar 13
VI RANGKAIAN SIMULASI
12 (A)
8
12 (B)
9
Gambar Rangkaian 13 (b) IC 7475
1
0
VII. Tabel Pengamatan
_ _
D CLK Q Q D CLK Q Q
0 0 0 0 0 0 0 1
0 1 0 1 0 1 0 1
1 0 0 1 1 0 1 0
1 1 1 0 1 1 1 0
1
1
VIII. ANALISIS DATA
1. Tabel rangkaian gambar 12-a
Pada rangkain D- Flip flop ini menggunkaan gate logic Nand dimana ditemukannya
bahwa fungsi clock adalah sebagai trigger dikarenakan bahwa sebelumnya dimasukkan
nilai pada clock rangkaian D-FF tidak berjalan.
2. Tabel rangkaian gambar 12-b
Rangkaian ini dibentuk dengan NOR GATE dan memperoleh bahwa Clock pada
rangkain ini tidak berfungsi sebagai trigger karena nilai clock jika dimasukkan tidak
mepengarhui nilai output pada rangkaiannya.
3. Tabel rangkaian gambar 13
pada rangkaian ini ditemukan bahwa Preset dan Set sangat mempengaruhi nilai output
rangkaian. Saat D diberi input 1 keadaan outputnya tidak berubah tetapi pada saat
PRESET diberi logika 1 hasil outputnya pun berubah yaitu nilai Q =0 dan Q’ =1
setelah itu ketika nilai CLEAR diberi logika 1 dan PRESET diberi logika 0 nilai output
pun berubah lagi yaitu Q = 1 dan Q’ =0 , lalu ketika PRESET dan SET = 1 dan D = 0
maka output Q = 0 dan Q’ =1, tetapi pada saat D =1 ,PRESET dan CLEAR = 1 maka
outputnya pun berubah lagi yaitu Q= 1 dan Q’
=0.
1
2
IX. Tugas dan Pertanyaan
1
3
1
4
DAFTAR PUSTKA
1
5