OUTPUT FORMING LOGIC

RADIYAH AL HASANAH N
REZA MUHAMMAD S
FAISAL HAKIM
FAUZAN ISMAIL

J3D115112
J3D115084
J3D115042
J3D115054

PROGRAM KEAHLIAN TEKNIK KOMPUTER

PROGRAM DIPLOMA
INSTITUT PERTANIAN BOGOR
BOGOR
2016

Judul Laporan Praktikum

Kelompok

: Output Forming Logic

: Kelompok 1

Disetujui oleh

Deny Ramdhani ,Amd

Rafly Kurniawan, Amd

Asisten 1

Asisten 2

Diketahui oleh

Ridwan Siskandar, SSi, MSi

Dosen

DAFTAR ISI
1
1.1
1.2
1.3
2
2.1
2.2
2.2.1
2.2.2
2.2.2.1
2.2.2.2
2.2.2.3
2.2.2.4
2.2.2.5
2.2.2.6
2.2.2.7
2.2.3
3
4
5

PENDAHULUAN
Latar Belakang
Tujuan
Manfaat Kajian
METODE KERJA
Metode Bidang Kajian
Tinjauan Pustaka
Definisi state transition
Rangkaian OFL
Rangkaian SB to SE
Rangkaian SB to DSB
Rangkaian DSB to SE
Rangkaian DSB to DSE
Rangkaian SE to DSE
Rangkaian SE to DDSE
Rangkaian DSE to DDSE
Perancangan rangkaian dengan OFL
OUTPUT FORMING LOGIC
KESIMPULAN
DAFTAR PUSTAKA

1
1
1
1
1
1
2
3
4
4
5
5
5
6
6
6
7
9
11
11

DAFTAR GAMBAR
1 Skematik peranan OFL dalam
2 Contoh penggunaan timing
3 Pewaktuan State Transition
4 Rangkaian SB to SE
5 Rangkaian SB to DSB
6 Rangkaian DSB to SE
7 Rangkaian DSB to DS
8 Rangkaian SE to DSE
9 Rangkaian SE to DDSE
10 Rangkaian DSE to DDSE
11 Perancangan menggunakan OFL
12 Penggunaan OFL pada PLD
13 State diagram Soal A
14 Syntax program soal A
15 Output dari input RS(01),ST(01),RT(1*)
16 Output dari RS(1*)
17 Output dari input 111
Y

2
3
4
4
5
5
5
6
6
7
8
8
9
9
10
10
10

1 PENDAHULUAN
1.1 Latar Belakang
Flip-flop merupakan suatu rangkaian sekuensial yang dapat menyimpan data
sementara dimana bagian outputnya akan merespon input dengan cara mengunci
nilai input yang diberikan atau mengingat input tersebut. Flip-flop juga adalah
sebagai rangkaian untuk memori yang merupakan salah satu bagian yang penting
dari sebuah computer.
Ada dua macam memori yaitu memori tipe Non Volatile yang merupakan
memori yang dapat menyimpan atau mengingat suatu informasi atau data untuk
jangka waktu lama dan memori tipe Volatile yang merupakan memori yang dapat
menyimpan informasi selama sambungan listrik tersambung. Memori tipe Volatile
terdiri atas memori dinamik dan memori static. Flip-flop termasuk tipe memori
statik.
Perubahan dari setiap keadaan output dapat terjadi jika diberikan trigger
pada flip-flop tersebut. Triger nya berupa sinyal logika 1 dan 0 yang kontinu.

1.2 Tujuan
Mampu merancang rangkaian digital menggunakan IC PLD Output Forming
Logic.
1.3 Manfaat Kajian
A Mampu merancang rangkaian Synchronous Counter menggunakan IC Flip
Flop pada breadboard.
B Mampu dan faham tahapan perancangan Synchronous Counter menggunakan
IC PLD Output Forming Logic.

2 METODE KERJA
2.1 Metode Bidang Kajian
1

Hubungkan Computer dengan Downloader hingga terhubung dengan baik

Rancanglah rangkaian synchronous counter menggunakan IC PLD sesuai

dengan tahapan yang tertera pada dasar teori

Download program dengan menggunakan Downloader

Jika program telah selesai di download ujilah IC yang sudah berisi program
tersebut diatas sebuah Protoboard

Catatlah hasilnya dan buatlah laporannya.

2.2 Tinjauan Pustaka

Output forming logic merupakan serangkaian sirkuit elektronik yang
menghasilkan sinyal kendali yang berfungsi sebagai pengendali perangkat output
dari rangkaian pencacah terkendali dengan demikian rangkaian OFL bekerja
dengan menerima input dari rangkaian pencacah dan mengeluarkan sinyal output
berdasarkan sinyal kendali input yang diterimanya secara desain peran OFL dapat
dilihat pada Gambar 1.

Gambar 1 Skematik peranan OFL dalam

Sebagaimana perubahan nilai biner pada setiap state digambarkan pada
gambar 1 nilai output A, B, dan C pada input forming logic akan decode oleh
output forming logic yang akan mengendalikan external device pada proses
kontrol dengan menggunakan sinyal pengendali. Secara umum terdapat dua jenis
sinyal pengendali yang dapat dihasilkan oleh output forming logic yaitu sinyal
kendali atau output pulse dan sinyal kendali sustained output level. Sinyal kendali
output pulse adalah sinyal kendali yang dihasilkan dengan cara menterjemahkan
(decoding) jumlah nilai bit pada setiap state yang sedang berjalan lama pewaktuan
dari sinyal output pulse ini adalah sebanyak satu periode clock yang digunakan.
Sementara sinyal kendali sustained output level adalah sinyal kendali yang
dihasilkan dengan cara melakukan set dan reset pada flip-flop yang dilakukan
pada urutan pencacahan yang berbeda hal ini memungkinkan pewaktuan sinyal
kendali yang lebih lama dibandingkan dengan menggunakan output pulse yang
menggunakan satu priode clock.
Pemanfaatan sinyal pewaktuan pada OFL secara visual dapat digambarkan
menjadi sebuah timing diagram. Timing diagram berguna untuk menentukan jenis
OFL yang akan kita gunakan. Contoh penggunaan timing diagram pada
perancangan OFL dapat dilihat pada Gambar 2.

Gambar 2 Contoh penggunaan timing

Pada gambar 2 terdapat state diagram dengan rangkaian counter 2 bit
dengan menggunakan OFL pada bit 00 dan pada bit 11 pada kedua bit tersebut
terdapat lambang persegi panjang yang digunakan untuk mendefinisikan output
forming logic didalam simbol OFL yang digunakan pada state diagram pada
Gambar 2 terdapat tanda SB SE yang berarti OFL akan bekerja ketika pada
kondisi state beginning dan akan berakhir pada state ending penggunaan simbol
ini ditunjukan untuk menggambarkan kondisi pewaktuan yang akan digunakan
untuk mengaktifkan atau menonaktifkan kondisi OFL pada periode clock yang
dibutuhkan. Timing diagram menunjukan kondisi OFL X yang aktif ketika kondisi
00 selama satu periode clock sementara kondisi OFL Y aktif ketika kondisi bit 11
sebanyak satu periode clock.
2.2.1

Definisi state transition

Penggunaan simbol output box pada state diagram menggambarkan
kondisi OFL pada state yang bersangkutan didalam output box pada state diagram
terdapat beberapa simbol yang digunakan secara keseluruhan state transistion
pada OFL memiliki 5 istilah pewaktuan yaitu SB (State Beginning) adalah kondisi
state awal pada state, DSB (Delayed state beginning) adalah kondisi OFL pada
state awal yang mengalami delay sebanyak satu periode clock, SE (State Ending)
adalah kondisi state pada akhir state, DSE (Delayed state beginning) adalah
konidisi OFL pada state akhir yang mengalami delay sebanyak dua periode clock
dan DDSE (Double Delayed State Ending) adalah kondisi OFL pada delayed state
ending yang mengalami delay sebanyak satu periode clock untuk mempermudah
penjelasan maka kelima state yang digunakan pada OFL dapat digambarkan pada
Gambar 3.

Gambar 3 Pewaktuan State Transition

Pada Gambar 3 dapat dilihat pengggunaan istilah pewaktuan yang akan
dikerjakan oleh rangkaian OFL dari kelima kondisi pewaktuan pada gambar 3
istilah pewaktuan dibagi kedalam 2 state yaitu current state dan next state kedua
state terebut menggambarkan penggunaan kondisi pewaktuan pada kondisi state
yang sedang dijalankan atau yang akan dijalankan misalnya kita akan
menggunakan SB sampai dengan SE pada state 001 maka OFL akan naik ketika
rangkaian counter memasuki kondisi 001 sementara apabila kita menggunakan SE
sampai dengan DDSE maka OFL akan aktif setelah counter meninggalkan kondisi
state 001. Penggunaan symbol merupakan kondisi active high untuk tanda
dan active low untuk tanda dengan demikian kita bisa menentukan jenis
gelombang keluaran yang akan digunakan oleh OFL pada bagian perancangan.
2.2.2

Rangkaian OFL
Setelah kita mengetahui bahwa OFL menggunakan pewaktuan yang
digunakan untuk mengendalikan external device maka untuk menggunakan OFL
kita memerlukan rangkaian yang dapat menghasilkan sinyal pewaktuan yang
sesuai dengan state transition condition seperti yang telah digambarkan pada
Gambar 3. Terdapat 5 rangkaian yang dapat digunakan dengan kondisi SB SE, SB
DSB, SE DSE, dan kondisi SE DDSE
2.2.2.1 Rangkaian SB to SE
Untuk menggunakan OFL dengan transition state SB to SE kita hanya
membutuhkan sebuah gerbang AND yang input-nya dihubungkan dengan kondisi
keluaran atau true bit state dari rangkaian pencacah secara skematik rangkaian SB
to SE dapat dilihat pada Gambar 4.

Gambar 4 Rangkaian SB to SE

Dengan rangkaian SB to SE maka sinyal kendali OFL akan aktif ketika

rangkaian pencacah memasuki state yang digunakan sebagai pemicu OFL dan
lama pewaktuan yang dihasilkan adalah satu periode clock.
2.2.2.2 Rangkaian SB to DSB
Untuk menggunakan rangkaian SB to DSB kita membutuhkan gerbang
AND dan gerbang NOT yang digunakan pada clock yang menjadi masuka pada
gerbang AND secara skematik rangkaian SB to DSB dapat dilihat pada Gambar 5.
Rangkaian SB to DSB akan aktif selama setengah periode clock.

Gambar 5 Rangkaian SB to DSB

2.2.2.3 Rangkaian DSB to SE
Untuk menggunakan rangkaian DSB to DSE kita membutuhkan gerbang
AND yang ditambahkan clock pada bagian input rangkaian DSB to SE akan aktif
selama setengah periode clock secara skematik rangkaian DSB to SE dapat dilihat
pada Gambar 6.

Gambar 6 Rangkaian DSB to SE

2.2.2.4 Rangkaian DSB to DSE
Untuk menggunakan rangkaian DSB to DSE kita membutuhkan gerbang
AND, NOT dan sebuah flip-flop yang dirangkai sesuai dengan skematik pada
Gambar 7. Rangkaian DSB to DSE akan aktif selama satu periode clock.

Gambar 7 Rangkaian DSB to DS

2.2.2.5 Rangkaian SE to DSE

Rangkaian SE to DSE akan dijalankan pada next state yang artinya kondisi
OFL akan aktif sesaat setelah rangkaian pencacah meninggalkan state yang
digunakan sebagai triger OFL rangkaian SE to DSE akan aktif selama setengah
periode clock secara skematik rangkaian SE to DSE dapat dilihat pada Gambar 8.

Gambar 8 Rangkaian SE to DSE

2.2.2.6 Rangkaian SE to DDSE
Untuk merangkai rangkaian SE to DDSE kita membutuhkan gerbang AND
dan D Flip-Flop sebagai komponen utamanya. Pada rangkaian SE to DDSE OFL
akan aktif selama satu periode clock. Secara skematik rangkaian SE to DDSE
dapat dilihat pada Gambar 9.

Gambar 9 Rangkaian SE to DDSE

2.2.2.7 Rangkaian DSE to DDSE
Untuk merangkai rangkaian DSE to DDSE kita membutuhkan gerbang
AND dan D Flip-Flop sebagai komponen utamanya. Pada rangkaian DSE to
DDSE OFL akan aktif selama setengah periode clock. Secara skematik rangkaian
DSE to DDSE dapat dilihat pada Gambar 10.

Gambar 10 Rangkaian DSE to DDSE

2.2.3

Perancangan rangkaian dengan OFL

Secara keseluruhan tahapan rangkaian dengan tambahan OFL akan sama
dengan tahapan yang sudah dijelaskan pada modul 1 dan modul 2 baik rancangan
menggunakan rangkain logic descreet maupun perancangan menggunakan PLD
perbedaannya terletak pada penambahan simbol OFL berupa output box pada
state diagram dan penambahan kolom output forming logic pada pembuatan state
table sementara OFL tidak ikut diperhitungkan dalam ektraksi product of term
pada Kmap namun disertakan dalam gambar rangkaian sesuai dengan jenis state
transistion time yang digunakan sebagai contoh perancangan rangkaian
menggunakan OFL dapat dilihat pada Gambar 11.

Gambar 11 Perancangan menggunakan OFL

Secara program penambahan OFL juga dapat dimungkinkan namun
penambahan OFL secara program pada perangkat PLD secara default hanya dapat
menggunakan state transition berjenis SB to SE saja sementara untuk state
transition yang lain perlu dilakukan melalui pendekatan perangkat keras yaitu
dengan menambahkan rangkaian yang sesuai untuk state transition yang
digunakan. Untuk membuat program yang akan digunakan pada IC PLD dengan
penambahan ouput dapat menggunakan syntax :
PRESENT <state> NEXT <state> OUT <output_var> atau
PRESENT <state> NEXT <state> OUT <output_var>
Penggunakan kedua syntax didahului dengan deklarasi variable yang akan
digunakan sebagai output_var biasanya variable yang digunakan berbentuk huruf
W,X,Y dan Z untuk outputvaribel dengan nama lain juga diperbolehkan selama
tidak menggunakan nama variable yang sama dengan variable counter atau
variable eksternal input. Untuk lebih jelasnya penggunaaan OFL dengan PLD
dapat dilihat pada Gambar 12.

Gambar 12 Penggunaan OFL pada PLD

3 OUTPUT FORMING LOGIC

Pada praktikum kali ini kelompok 1 akan merancang sebuah rangkaian digital
menggunakan IC PLD berdasarkan State Diagram dibawah ini

Gambar 13 State diagram Soal A

Untuk membuat rangkaian D-flip flop yang ber-output sesuai dengan soal
pada Gambar 13. Syntax Program yang digunakan,yaitu pada Gambar 14.

Gambar 14 Syntax program soal A

Kondisi awal keadaan output 000, jika kita memasukkan input RS 01
maka outputnya akan menjadi 001, lalu input ST pada kondisi 01 maka outputnya
menjadi 010 lalu input RT 1* maka output menjadi 101. Output itu akan terus
berputar-putar karena proses looping. Berikut adalah hasil output
000001010101000, bisa dilihat pada Gambar 15.

10

Gambar 15 Output dari input RS(01),ST(01),RT(1*)

Kondisi awal keadaan output 000, jika kita memasukkan input RS
1* maka outputnya akan menjadi 011, lalu output akan next menjadi 000.
Output itu akan terus berputar-putar karena proses looping. Berikut adalah
hasil output 000011000, bisa dilihat pada Gambar 15.

Gambar 16 Output dari RS(1*)

Kondisi awal keadaan output 000, jika kita memasukkan input RS
01 maka outputnya akan menjadi 001, lalu input ST pada kondisi 1* maka
outputnya menjadi 100, lalu output akan next menjadi 000. Output itu
akan terus berputar-putar karena proses looping. Berikut adalah hasil
output 000001100000, bisa dilihat pada Gambar 17.

Gambar 17 Output dari input 111

11

Sebenarnya masih ada lagi variasi input yang bisa kami variasikan, tetapi karena
keterbatasan waktu maka hanya 3 variasi input saja yang kami foto.

4 KESIMPULAN
4.1 Kesimpulan
Dari percobaan dapat disimpulkan bahwa Output Forming Logic bekerja
dengan sinyal output berdasarkan sinyal kendali input yang kita inginkan .

5 DAFTAR PUSTAKA
Siskandar,Ridwan.2016-2017. Modul Panduan Praktikum Perancangan Sistem
Digital. Bogor