MODUL 4 RANGKAIAN PENJUMLAH HALF ADDER DAN FULL ADDER

Alfi Liqo Nur Inayati (K1C015006)

Asisten: Liyawati
Tanggal percobaan: 29/11/2017
PAF15321P-Praktikum Elektronika Digital
Laboratorium Elektronika, Instrumentasi dan Geofisika – Fakultas Matematika dan Ilmu Pengetahuan Alam Unsoed

Abstrak sebenarnya dapat disederhanakan menggunakan

Operasi aritmatika bilangan biner merupakan operasi dasar
untuk melakukan perhitungan-perhitungan bilangan biner.
Operasi pejumlahan bilangan biner dibangun dengan
menggunakan rangkaian penjumlah setengah (Half Adder).
Rangkaian Half Adder merupakan rangkaian penjumlahan
yang ganya mampu melakukan penjumlahan 1 bit bilangan
biner. Hasil penjumlahan (Sum) merupakan operasi dengan
gerbang XOR, sementara sisanya/bawaanya (carry)
merupakan operasi gerbang AND.
Kata kunci: Aljabar Boolean, Map Karnaugh,
gerbang NAND
1. PENDAHULUAN
Peta karnaugh adalah sebuah metode yang
menyederhanakan sebuah fungsi persamaan yang
sebenarnya dapat disederhanakan menggunakan
aljabar boole. Tetapi penyederhanaan fungsi
persamaan logika dengan aljabar boole bergantung
pada kemahiran seseorang dalam menurunkan
persamaan aljabar sehingga hasil penyederhanaan
tidak dapat langsung dipastikan bahwa hasil yang
didapatkan adalah hasil yang paling sederhana. Pera
karnaugh pun dapat digunkanan untuk mencari
fungsi persamaan logika dari sebuah tabel
kebenaran.
aljabar boole. Tetapi penyederhanaan fungsi
persamaan logika dengan aljabar boole
bergantung pada kemahiran seseorang dalam
menurunkan persamaan aljabar sehingga hasil
penyederhanaan tidak dapat langsung dipastikan
bahwa hasil yang didapatkan adalah hasil yang
paling sederhana. Pera karnaugh pun dapat
digunkanan untuk mencari fungsi persamaan
logika dari sebuah tabel kebenaran. Terkadang, ia
memiliki sebuah tabel kebenaran (yang diperoleh
dari pengumpulan kasus atau kejadian) tetapi
belum memiliki persamaan logikanya sehingga
sulit membua unit rangkaian logikanya.
Peta karnaugh menggambarkan hara/keadaan
suatu fungsi yntuk setiap kombinasi masukan
yang mungkin dibentuk. Jadi sebenarnya, peta
karnaugh memetakan tabel kebenaran dalam kota-
kotak segi empat yang jumlahnya tergantung dari
peubah (variabel) masukan.
2.1.1 Peta Karnaugh untuk 3 Peubah
Untuk 3 peuabah dapat dibentuk 23=8 macam
kombinasi. Ini berarti bahwa untuk memetakan
harga funsi dengan tiga peubah dalam peta
karnaugh dibutuhkan 8 kotak. Peta karnaugh 3
peubah dapat dilihat pada gambar 2.1

2. STUDI PUSTAKA
Perancangan rangkaian logika yang kompleks
akan melibatkan banyak gerbang logika dasar
sebagai pembrntuk ssitem yang dirancang. untuk
keperluan efisien, baik dari segi biaya maupun
teknis perancangan, sering kali dilakukan
penyederhanaan atau minimalisasi rangkaian
logika. Minimilasi rangkaian logika dapat
mencakup minimalisasi dalam hal jumlah gerbang Gambar 2.1 bentuk peta karnaugh untuk 3 peubah
maupun minimalisasi dalam hal jenis gerbang dengan m adalah suku-suku peta karnaugh
yang dilibatkan. Minimalisasi rangkaian logika
dapat dilakukan dengan bantuan aljabar Boolean 3. METODELOGI
dan Peta Karnaugh.
3.1 ALAT DAN BAHAN
2.1 PETA KARNAUGH 1. Papan digital
Peta karnaugh adalah sebuah metode yang
menyederhanakan sebuah fungsi persamaan yang 2. Breathboard

Laporan Praktikum – Laboratorium Elektronika, Instrumentasi dan Geofisika – FMIPA Unsoed 1

 3. IC TTL
4. Kabel Penghubung

3.2 CARA KERJA

Mulai

Papan digital
Breathboadr
IC TTL
Kabel Penghubung

- Membuat rangkaian logika dari

Y  A.( B  C ) seperti Gambar 3.1
- Menghubungkan rangkaian yang telah
dibuat dengan papan digital.
- Menyalakan power

Tabel kebenaran
gerbang logika
Mengulangi untuk
rangkaian seperti
Gambar 3.2 dan
Selesai Gambar 3.3

Gambar 3.1 Rangkaian logika Y  A.( B  C )

Gambar 3.2 Rangkaian logika Y  AB.BC

Gambar 3.3 Rangkaian logika

Laporan Praktikum – Laboratorium Elektronika, Instrumentasi dan Geofisika – FMIPA Unsoed 2

4. HASIL DAN ANALISIS (high). Hasil ini sesuai dengan kaidah gerbang

4.1 HASIL
A. TUGAS-1
Tabel 4.1. Data pengukuran Tugas-1 menyatakan aljabar
Boolean dengan gerbang NAND. Y  A.( B  C )

No A B C Y0
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0 logika Aljabar Boolean, Hukum De Morgan.
3 0 1 1 0 Membuktikan A B = A + B
4 1 0 0 0
5 1 0 1 1 Terbukti(http://jak-
6 1 1 0 1
stik.ac.id/staff/aqwam/files/21.-arsitektur-
7 1 1 1 1
komputer.pdf. 29.November 2017).
Tabel 4.2 Data pengukuranl Tugas-2 Y  AB.BC Untuk pembuktian kebalikannya pada Tabel
4.2 juga sama seperti berikut, dimana perlu di
No A B C Y0
0 0 0 0 0 perhatikan, bahwa jikalau semua masukan 1,
1 0 0 1 0 masing-masing ruas persamaan akan memberikan
2 0 1 0 1 suatu hasil yang sama dengan 0. Di pihak lain,
3 0 1 1 1 kalau satu (atau lebih dari satu) masukan sama
4 1 0 0 0 dengan 0, maka masing-masing ruas persamaan
5 1 0 1 0 akan memberikan suatu hasil yang sama dengan
6 1 1 0 0 1. Sehingga, untuk semua kemungkinan masukan
7 1 1 1 1 dari ruas sebelah kanan persamaan sama dengan
Tabel 4.3 Data pengukuranl Tugas-2 Y  AB.BC ruas sebelah kiri. Persamaan dibuktikan dengan
cara yang sama. Hukum De Morgan
No A B C Y0
memperlengkap daftar identitas Boole dasar..
0 0 0 0 0
Gerbang AND (AND gate) atau dapat pula
1 0 0 1 0
2 0 1 0 1 disebut gate AND adalah suatu rangkaian logika
3 0 1 1 1 yang mempunyai beberapa jalan masuk (input)
4 1 0 0 0 dan hanya mempunyai satu jalan keluar (output).
5 1 0 1 0 Gerbang AND mempunyai dua atau lebih dari
6 1 1 0 0 dua sinyal masukan tetapi hanya satu sinyal
7 1 1 1 1 keluaran. Dalam gerbang AND, untuk
menghasilkan sinyal keluaran tinggi maka semua
sinyal masukan harus bernilai tinggi.
4.2 ANALISIS
Pada tabel kebenaran gerbang logika OR. Bisa
Pada table 4.1 dan 4.2, yaitu tabel kebenaran
dilihat bahwa saat kedua inputan A dan B bernilai
gerbang logika untuk membuktikan hokum De
1 atau salah satunya bernilai 1 maka outputnya Y
Morgan, dapat dilihat bahwa pada saat inputan A
= 1 (high) dan ketika kedua inputnya bernilai 0
= 0 dan B = 0 maka outputnya Y = 1, ketika salah
(low) maka outputnya Y = 0. Ini sesuai dengan
satu dari A dan B sama dengan 1 (high) maka
kaidah bahwa “Gerbang OR akan memberikan
outputnya masih 0 (low) dan ketika input A dan B
sinyal keluaran tinggi (high) jika salah satu atau
sama dengan 1 (high) maka outputnya Y = 1
semua sinyal masukan bernilai tinggi, sehingga
dapat dikatakan bahwa gerbang OR hanya
Laporan Praktikum – Laboratorium Elektronika, Instrumentasi dan Geofisika – FMIPA Unsoed 3
memiliki sinyal keluaran rendah (low) jika semua
sinyal masukan bernilai rendah”. Gerbang logika
OR bisa juga dinyatakan dalam persamaan Y =
A+B.
Dari ketiga persamaan logika boole tersebut,
menghasilkan Tabel kebenaran yang sama.

5. KESIMPULAN
Dari praktikum rangkaian ekivalen dapat
disimpulkan bahwa:
1. Pembuktian Hukum De Morgan berdasarkan
terori dan praktikum hasilnya adalah
sama,dimana dapat dilihat bahwa pada saat
inputan A = 0 dan B = 0 maka outputnya Y =
1, ketika salah satu dari A dan B sama dengan
1 (high) maka outputnya masih 0 (low) dan
ketika input A dan B sama dengan 1 (high)
maka outputnya Y = 1 (high).
2. 2. Rangkaian ekuivalen nya sesuai dengan
sifat aljabar bolean.

6. DAFTAR PUSTAKA
[1] Hartono,dkk.2017.Modul Laporan Praktikum
Elektronika Digital. Purwokerto:Fisika Fmipa
Unsoed.
[2] Smith,dkk. 1997. Microelectronic Circuits,
USA :Oxford University Press.
[3] http://jak-stik.ac.id/staff/aqwam/files/21.-
arsitektur-komputer.pdf
29 November 2017, pukul 09.00 WIB.

LAMPIRAN

Laporan Praktikum – Laboratorium Elektronika, Instrumentasi dan Geofisika – FMIPA Unsoed 4