TUGAS ORGANISASI DAN ARSITEKTUR KOMPUTER

(KODE MATA KULIAH CCI120)

TUGAS SESI 4
MEMORY CACHE

Disusun Oleh :
Rhista Bella - 20200803137

UNIVERSITAS ESA UNGGUL

2021
 DESIGN STRATEGY OF CACHE MEMORY FOR COMPUTER
PERFORMANCE IMPROVEMENT

1. Memori Cache
Memori cache, terkadang disebut penyimpanan cache atau cache RAM, pada
dasarnya adalah bagian dari memori yang dibuat dari RAM statis berkecepatan tinggi
(SRAM) bukannya lebih lambat dan lebih murah Dynamic RAM (DRAM) digunakan untuk
memori utama. Cache memori efektif karena sebagian besar program mengakses data atau
instruksi yang sama berulang kali. Posisi utama dari memori cache di file Struktur komputer
terletak di antara memori utama dan inti CPU seperti yang ditunjukkan pada gambar 1
sebagai konfigurasi memori cache yang sederhana dan minimum. Ini sesuai dengan
arsitektur yang mungkin ditemukan di sistem awal yang menerapkan cache CPU.

Memori cache juga dikembangkan ke berbagai level untuk meningkatkan

prosesor secara keseluruhan kinerja. Level-level ini mencapai beberapa perkembangan
pada kinerja keseluruhan. Tingkat sederhana yang dikembangkan digambarkan pada
gambar 1 untuk mengilustrasikan tiga tingkat memori cache dan memperkenalkan
nomenklatur yang akan digunakan dalam makalah ini. L1d mendefinisikan cache data level
1, sedangkan L1i ekspresikan cache instruksi level 1, dll.

Gambar 1 Processor with Level 3 Cache

1.1 Operasi Cache di Tingkat Tinggi

Saat konten memori dibutuhkan oleh prosesor, seluruh baris cache dimuat ke L1d. Itu

alamat memori untuk setiap baris cache dihitung dengan menutupi nilai alamat sesuai dengan
cache ukuran garis. Untuk baris cache 64 byte ini berarti 6 bit rendah dikosongkan. Bit yang

dibuang digunakan sebagai offset ke dalam baris cache. Bit yang tersisa dalam beberapa kasus

digunakan untuk menemukan baris di cache dan sebagai tag. Dalam praktiknya, nilai alamat dibagi

menjadi tiga bagian. Untuk alamat 32-bit mungkin terlihat pada gambar 3 sebagai berikut:

Gambar 3 The Address Value In 32-bit Address

Dengan ukuran baris cache 2O bit O rendah digunakan sebagai offset ke dalam baris cache.

Bit S berikutnya pilih "set cache". Untuk saat ini, cukup memahami ada 2S set baris cache. Ini

meninggalkan 32 bit teratas - S - O = T yang membentuk tag. Bit T ini adalah nilai yang terkait

dengan masing-masing baris cache untuk membedakan semua alias. Semua baris cache dengan

bagian S yang sama dari alamat itu diketahui dengan alias yang sama. yang di-cache dalam set

cache yang sama. Bit S digunakan untuk menangani set cache tidak harus disimpan karena sama

untuk semua baris cache dalam set yang sama. Untuk lebih klarifikasi, gambar 3 menyatakan

waktu akses untuk transfer data acak.

Gambar 3 Access Times for Random Writes

Akibatnya, cache yang tidak mudah dikalahkan oleh pemilihan alamat yang tidak disengaja

atau disengaja dengan nomor yang sama dan pada saat yang sama ukuran cache tidak dibatasi

oleh jumlah, pembanding yang dapat diimplementasikan secara paralel. Jika level cache
bertambah, seperti dalam gambar 3, hanya file, jumlah kolom bertambah bukan jumlah baris.

Jumlah baris hanya bertambah jika asosiasi cache meningkat. Prosesor hari ini menggunakan

tingkat asosiatif hingga 16 untuk Cache L2 atau lebih tinggi. Cache L1 biasanya bertahan dengan

8.

Alamat dipetakan ke dalam cache dengan menggunakan O = ukuran baris cache log2 S = jumlah

log2 set Gambar 4 membuat data lebih mudah dipahami. Ini menunjukkan data untuk ukuran

baris cache tetap 32 byte. Melihat angka-angka untuk ukuran cache tertentu, dapat dicatat

bahwa asosiasi memang bisa membantu mengurangi jumlah cache yang meleset secara

signifikan. Untuk cache 8MB pergi dari langsung pemetaan ke cache asosiatif set 2-arah

menghemat hampir 44% cache yang terlewat. Prosesor bisa simpan lebih banyak set kerja

dalam cache dengan cache asosiatif set dibandingkan dengan yang dipetakan langsung cache.

Gambar 4 Cache Size Versus Associativity (CL = 32)

2. Metodologi

Metodologi yang digunakan yaitu :

1. Mengekspresikan transisi keadaan dari proses yang berbeda multi ke dalam program
perangkat lunak untuk mensimulasikan pengolahan dengan menggunakan bahasa C.
2. Menggunakan keypad sebagai perangkat keras input.
3. Menggunakan antarmuka port paralel untuk menghubungkan port keluar dengan
computer pribadi.
4. Menggunakan IC SN74245 sebagai pelindung antar keypad dan port parallel

2.1 Konektor D-25

Komponen ini digunakan untuk menghubungkan komputer ke sirkuit elektronik. Konektor D-25

pada prinsipnya dieksploitasi untuk kontrol perangkat dan komunikasi melalui program

perangkat lunak. Terdiri dari jalur data, kontrol, dan status yang akan digunakan sebagai bus

input / output. garis-garis ini terhubung ke yang relevan register seperti yang ditunjukkan pada

gambar 5.

Gambar 5 The Female D-25 Connecter

3. Hasil Penelitian

Proses simulasi diatur dan dilakukan sesuai dengan parameter normal dan RAM ukuran

untuk mengevaluasi efek multi level cache yang berbeda pada kecepatan prosesor dan secara

keseluruhan kinerja komputer. Karena keterbatasan RAM yang tersedia, ukuran set kerja harus

sesuai dibatasi hingga 224 byte yang membutuhkan 1GB untuk menempatkan objek pada

halaman terpisah. Yang dihargai Hasil simulasi ditunjukkan pada gambar 6.

Gambar 6 TLB Influence for Sequential Read

Untuk evaluasi yang lebih mendalam, beberapa detail lebih lanjut dari implementasi prefetch

dengan melihat datanya uji coba di mana elemen daftar dimodifikasi. Gambar 7 menunjukkan

tiga garis.

Gambar 7 Sequential Read and Write, NPAD = 1

 Satu aspek terakhir dari penanganan cache yang berurutan dan efisien adalah ukuran cache. Ini

seharusnya jelas tetapi masih harus ditunjukkan. Gambar 8 menunjukkan waktu untuk

benchmark Increment dengan elemen 128-byte (NPAD = 15 pada mesin 64-bit). Di bawah ini

adalah pengukuran menunjukkan peningkatan kinerja prosesor dari tiga mesin berbeda.

Gambar 8 Advantage of Larger L2/L3 Caches

4. Kesimpulan

Kawasan tempat ukuran set yang berfungsi terlalu besar untuk masing-masing level cache

terakhir dan memori utama menjadi sangat berat. Dan telah menunjukkan bahwa dari

kecepatan prosesor yang diperoleh, kinerja komputer sangat baik ditingkatkan ketika cache

dirancang di dalam unit prosesor, dan hasil negatif ketika mendesain cache di luar unit prosesor.