KONTROL TERDISTRIBUSI DAN TEKNIK REDUNDAN UNTUK MENCAPAI KEANDALAN YANG SUPERIOR

UNTUK SISTEM INVERTER INPUT-SERIES-OUTPUT-PARALLEL MODULAR MODULAR

Sistem inverter abstrak-Input-series-output-parallel (ISOP) sangat sesuai untuk tegangan input

tinggi dan aplikasi konversi daya keluaran arus besar. Salah satu dari banyak manfaat sistem perakitan
ini terletak pada karakteristik kombinasi multi-modul series-parallel yang dapat memperbaiki keandalan
operasi secara signifikan. Untuk mengatasi hal ini, redundansi harus direalisasikan untuk keseluruhan
sistem. Namun, metode yang ada untuk sistem inverter ISOP semuanya termasuk dalam kontrol
terpusat, yang membatasi modularitas sistem. Dari perspektif di atas, makalah ini mengusulkan sebuah
skema baru untuk mencapai keseimbangan kekuatan dan konfigurasi terdistribusi sesuai dengan
konsepsi pengendalian majemuk. Juga, hubungan loop kontrol dianalisis dan prosedur perancangannya
diberikan. Berdasarkan sistem modular sepenuhnya yang diaktualisasikan oleh kontrol terdistribusi,
teknik hot-swap kemudian dinaikkan untuk mendapatkan sistem yang berlebihan dengan keandalan
yang superior. Disini cara bypassing selain cut off diadopsi untuk memenuhi penarikan modul yang salah
dari sistem karena koneksi seri pada terminal input. Selain itu, urutan waktu rinci dari operasi sistem
disediakan untuk memastikan kelancaran transisi selama transien yang mencolok. Akhirnya, prototipe
tiga modul dibuat dan hasil eksperimen memvalidasi keefektifan strategi yang disajikan. Ketentuan
Indeks-Input-Series-Output-Paralel (ISOP), inverter, terdistribusi, redundansi, bypass.

I. PENDAHULUAN

Sebagai cabang penting dari integrasi sistem, sistem konversi daya paralel seri dikombinasikan dengan
modul blok bangunan telah menjadi titik penelitian panas di bidang elektronika daya saat ini. Untuk
memenuhi beragam persyaratan aplikasi pada terminal input atau output power supply, beberapa
modul konverter standar dapat terdiri dari empat jenis sistem gabungan seri paralel, yaitu input-parallel-
output-parallel (IPOP), input-parallel-output￾series (IPOS), input-series-output-parallel (ISOP), dan seri
input-output-series (ISOS) [1], [2]. Sementara itu, modul penyusun dasarnya bisa berupa konverter dc
dc, inverter dc, inverter AC, dan konverter ac ac. Dibandingkan dengan kontrol konverter dc-dc seri-
paralel system.

Naskah diterima 8 Oktober 2015; direvisi 6 Januari 2016; diterima 1 Februari 2016. Karya ini didukung oleh
National Natural Science Fou ndation of China di bawah Penghargaan 51477076 dan Ilmu Pengetahuan Alam yang
Ditemukan di Provinsi Jiangsu di bawah Penghargaan BK20131363. T. Fang, L. Shen, W. Dia dan X. Ruan adalah
anggota Center for more-e sistem tenaga kerja perkuliahan, College of Automation Engineering, Universitas
Nanologi Aeronautika dan Astronautika, Nanjing 210016, China (e- mail: fangtianzhi@126.com;
shenle0517@126.com; heweinuaa@126.com; ruanxb@nuaa.edu.cn).

[3] - [7], pengaturan sistem gabungan dengan inverter dc-ac sebagai sel dasar jauh lebih rumit karena
lebih banyak variabel seperti amplitudo, fasa dan frekuensi tegangan keluaran modular AC atau arus
yang harus disesuaikan. untuk memastikan keseimbangan daya keseluruhan sistem.

Untuk sistem inverter IPOP, yang memiliki penelitian lebih lanjut tentang empat sistem
gabungan paralel inverter, eksplorasi yang luas dan dalam telah dikembangkan untuk membentuk teori
penelitian yang sistematis selama bertahun-tahun [8] - [24]. Strategi kontrol yang ada telah mengalami
evolusi dari kontrol terpusat [9], kontrol master-slave [10] - [11] terhadap kontrol terdistribusi, yang
pada dasarnya terdiri dari dua kategori, yaitu kontrol arus sesaat [12] - [16] dan teknik droop nirkabel
[17] - [21]. Semua metode kontrol ini mencapai keseimbangan daya dengan menyamakan arus keluaran
AC dari masing-masing modul karena tegangan input paralel secara alami setara dan kontrol arus
keluaran dapat menjamin operasi sistem yang stabil. Selain itu, operasi berlebihan telah direalisasikan
atas dasar kontrol terdistribusi untuk sistem inverter IPOP [22] - [24]. Sebenarnya, realisasi fungsi
redundansi merupakan tujuan penting lain untuk sistem paralel seri kecuali untuk pencapaian
keseimbangan daya karena dapat meningkatkan keandalan keseluruhan sistem.

Sistem inverter input-series, termasuk sistem inverter ISOP dan ISOS, cukup sesuai untuk aplikasi
voltase masukan yang tinggi seperti sistem distribusi tenaga listrik kapal, sistem kelistrikan kereta api
berkecepatan tinggi dan lain-lain. [25] - [27]. Karena modul sistem )dihubungkan secara seri pada sisi
input, tegangan tegangan pada perangkat switching berkurang dan perangkat yang lebih tepat dapat
dipilih. Untuk sistem inverter ISOS, strategi pengendalian, yang menggabungkan kontrol IVS dengan
sinkronisasi sudut fase keluaran, diusulkan untuk mencapai IVS dan OVS secara bersamaan [28]. Selain
itu, skema kontrol tegangan output umpan balik silang dikemukakan untuk mewujudkan keseimbangan
daya [29]. Dalam skema ini, sinyal modulasi individual diperoleh dengan mengalikan keluaran loop OVR
umum dengan output loop kompensasi besarnya masing-masing. Seperti sistem inverter ISOS, inverter
bertingkat bertingkat [30] - [32] juga memberikan solusi yang baik untuk acara output tegangan tinggi
AC. Sementara, sejumlah besar tingkat meningkatkan kompleksitas kontrol, dan modularitas dan
redundansi penuh relatif sedikit sulit dilakukan dibandingkan dengan sistem paralel seri. Sementara itu,
sistem inverter ISOP bahkan bisa diterapkan pada arus keluaran AC yang besar saat ini.

Jelas ini Komposisi juga dapat meningkatkan kredibilitas sistem serta sistem gabungan paralel
seri lainnya yang mengandung sistem inverter IPOP. Namun tidak seperti sistem inverter IPOP yang
dikembangkan, penelitian tentang sistem inverter ISOP hanya pada tahap awal. Sedangkan untuk sistem
ini, ditunjukkan bahwa kontrol output current sharing (OCS) dengan umpan balik langsung dari masing-
masing arus induktor keluaran masing-masing modul akan mengarah pada sistem yang tidak stabil, dan
kemudian strategi pengendalian tiga lingkaran diajukan ke mencapai input voltage sharing (IVS) dan
output current sharing (OCS) [33], [34]. Selanjutnya, berdasarkan metode, solusi yang lebih baik
ditingkatkan untuk mempercepat kecepatan regulasi [35]. Kedua metode ini memiliki loop kontrol
tegangan output yang umum. Selain itu, skema kontrol pembagian induktor-induktorï-current cross-
feedback dibawa untuk mencapai tujuan ekuilibrium energi secara efektif untuk inverter link AC
frekuensi ISOP [36]. Demikian pula, taktik memiliki loop regulasi tegangan keluaran umum. Dan apa lagi,
umpan balik saat ini untuk setiap loop arus dalam individu adalah jumlah arus induktor keluaran lainnya
dan bukan pada arus induktornya sendiri. Jadi semua modul saling terkait kopling, yang membatasi
modularitas sistem inverter ISOP. Singkatnya, semua strategi pengendalian di atas memberikan langkah
konkret mengenai bagaimana mendapatkan keseimbangan daya di antara modul-modul dalam sistem.
Namun demikian, mereka sebenarnya adalah kontrol terpusat dan sistem cenderung runtuh jika unit
kontrol pusat atau lingkaran kontrol umum salah. Jadi, kontrol terdistribusi dan modularitas belum
dilakukan untuk sistem inverter ISOP, dan metode kontrol yang sekarang tersedia jauh dari target
redundansi. Artinya, kita tidak bisa meningkatkan ketergantungan dengan alternatif kontrol di atas. Oleh
karena itu, cara untuk mencapai kontrol terdistribusi dan berlebihan sangat dibutuhkan untuk
ditawarkan.

Untuk mencapai toleransi kesalahan pada sistem inverter ISOP memang, dua langkah harus
dijalankan dengan pembagian kekuasaan yang direalisasikan bersamaan seperti sistem inverter IPOP.
Yang pertama adalah untuk memenuhi kontrol terdistribusi, yaitu, untuk menyebarkan semua unit
kontrol ke dalam setiap modul. Yang kedua adalah mengaktualisasikan hot-swap demi meningkatkan
keandalan keseluruhan sistem. Mengingat gagasan tersebut, makalah ini disusun sebagai berikut.
Dimulai dengan konsepsi kontrol majemuk untuk memperoleh keseimbangan daya dari sistem inverter
ISOP. Kemudian metode kontrol implementasi dan arsitektur terdistribusi baru diusulkan. Sehubungan
dengan skema kontrol terdistribusi, hubungan loop kontrol dianalisis dan prosedur perancangannya
diberikan secara berturut-turut. Berdasarkan kontrol terdistribusi, teknik redundan diperkenalkan. Di
sini, untuk mewujudkan keluarnya modul yang salah, kami menggunakan jalan yang dilewati, yang
sangat berbeda dengan skema redundansi untuk sistem inverter IPOP. Juga urutan timing hot-plugging
disediakan. Terakhir, prototipe tiga modul dibuat dan hasil eksperimen memvalidasi keefektifan strategi
di atas.

II. KONSEPSI KONSEPSI UNTUK MENCAPAI SALDO DAYA

Untuk sistem inverter ISOP, salah satu dari dua Tujuan tersebut adalah mencapai keseimbangan
daya. Jadi di sini kita akan mempelajari ide kontrol tentang bagaimana mencapai tujuan terlebih dahulu.
Gambar 1 memberikan blok skematik sistem inverter ISOP yang terdiri dari n modul, dimana Cd1,
Cd2, ..., Cdn adalah kapasitor pemisah masukan. Selain itu, S11, S21, ..., Sn1 adalah relay input dan R1,
R2, ..., Rn adalah resistansi pembatas saat ini. Sementara, S12, S22, ..., Sn2 adalah relay output. Disini
Sj1, Rj dan Sj2 (j = 1, 2, ..., n) diterapkan pada pengoperasian redundansi untuk sistem inverter ISOP dan
fungsi rinci mereka akan diilustrasikan pada Bagian IV.

Dari Gambar 1, kita bahkan dapat menemukan tegangan input modular dan arus masukan sebagai Vcd1,
Vcd2, ..., Vcdn, dan Iin1, Iin1, ..., Iinn. Juga, arus induktor keluaran modular dan arus keluaran seperti
iLf1, , ..., iLfn dan io1, io2, ..., ion ditampilkan secara terpisah. Misalkan efisiensi masing-masing modul
adalah 100%. Kemudian, dengan konservasi daya, kita memiliki

Pinj = Vcdj ⋅Iinj = Vo ⋅Ioj ⋅cos θ j

= Vo ⋅ Ilfi ⋅cos φ j = Poj, j = 1,2, ⋅ ⋅ ⋅ ,n (1)

dimana Pinj, Poj adalah daya input modular dan output daya aktif. Ioj, ILfj, dan Vo adalah nilai rms arus
keluaran modular, arus induktor keluaran dan tegangan keluaran sistem, masing-masing. θj, φj adalah
sudut faktor daya terpisah dan sudut fasa i induktor keluaran dan output tegangan .
 Kita tahu bahwa OCS berarti keseimbangan daya pada terminal keluaran yang melibatkan
keseimbangan tekanan arus pada perangkat daya masing-masing modul. Sedangkan arus keluaran
induktor arus iLfj tapi tidak ioj yang mengalir melalui switch. Jadi di sini OCS mengacu pada output arus
induktor saat ini karena arus pada perangkat daya modul seimbang jika arus induktor keluaran
seimbang.

Untuk sistem inverter input-series-connected (termasuk sistem inverter ISOP), kontrol pada
terminal output (yaitu kontrol OCS dengan umpan balik langsung dari masing-masing induktor keluaran
induktor masing-masing) tidak stabil [28], [34]. Di sisi lain, jika kontrol pada terminal masukan diadopsi
(yaitu kontrol IVS), kita memiliki

V cd1 = V cdn = ⋅⋅⋅ = V cdn (2)

Pada keadaan mapan, semua tegangan pemisah masukan konstan dijaga konstan. bahwa rata-
rata arus masing-masing kapasitor pemisah masukan adalah nol. Dengan demikian, kita masuk ke dalam
penginapan

I in1 = I in2 I = ⋅⋅⋅= I inn (3)

Kombinasikan (1), (2) dan (3), kita miliki

Vo ⋅I Lfi ⋅cos φ1 = Vo ⋅I lfi2 ⋅cos φ2 = ⋅⋅⋅=Vo ⋅ I lfn ⋅ cos φn (4)

Dapat dilihat bahwa kontrol IVS untuk sistem inverter ISOP hanya menjamin keseimbangan daya
aktif modular.

Selanjutnya, pada Berdasarkan kontrol IVS (yaitu IVS tercapai), kita bisa melangkah lebih jauh
dengan dua cara. Di satu sisi, jika kita mempertahankan φj (sudut fase antara arus induktor keluaran
individual dan tegangan output) sama, yaitu

φ1= φ 2 = … φn (5)
 Kombinasikan (4) dan (5), kita memiliki

I Lf1 = I Lf2=....= Lfn (6)

Dengan demikian, kita bisa mendapatkan

I Lf1 = i Lf2=.....= i Lfn (7)

Yaitu OCS bisa diraih. Di sisi lain, jika kontrol IVS digunakan sambil menjaga amplitudo arus
induktor keluaran sama, yaitu (6) terpenuhi, maka (5), maka (7) diperoleh. Tentunya kedua metode
tersebut bisa mencapai IVS dan OCS. Kami mengacu pada strategi pengendalian yang mengarah pada
keseimbangan daya sebagai konsepsi pengendalian majemuk.

III. SKEMA DISTRIBUSI BERDASARKAN KONSEPS PENGENDALIAN KOMPONEN

A. Pemilihan Topologi Modular

Karena modul sistem inverter ISOP dihubungkan secara seri di sisi input, topologi terisolasi harus
diadopsi. Seperti yang terlihat dari Gambar 2 (di mana v cdj mengacu pada tegangan input modular,
yaitu tegangan Cdj), setiap modul menggunakan struktur dua tahap tradisional: konverter jembatan
fase-bergeser penuh saat panggung DC-DC diikuti oleh jembatan penuh inverter sebagai panggung DC-
AC. Di sini tahap DC-DC digunakan untuk isolasi dan transformator frekuensi tinggi yang diperkenalkan di
sini dapat menurunkan volume modul secara efisien. Tentunya pendekatan dua tahap ini bermanfaat
bagi modularitas sistem.

Gambar 2. Sirkuit utama modul.

B. Implementasi kontrol majemuk dan konfigurasi terdistribusi

Selain power balance, tujuan lain untuk sistem inverter ISOP adalah mewujudkan redundansi
sehingga meningkatkan keandalan keseluruhan sistem secara benar. Untuk mencapai target, langkah
pertama yang harus dilakukan adalah membubarkan semua elemen kontrol ke setiap modul, yaitu untuk
mendapatkan kendali terdistribusi.

Seperti ditunjukkan pada bagian II, sistem inverter ISOP dapat mengaktualisasikan keseimbangan
daya dengan memastikan kesetaraan fasa atau amplitudo arus induktor keluaran modular sementara
Mengontrol tegangan input yang sama. Menurut kasus pertama konsepsi kontrol gabungan, Gambar 3
memberikan implementasi spesifik untuk mencapai keseimbangan daya dan kontrol terdistribusi. Di sini
loop IVS digunakan untuk menjamin pembagian tegangan masukan setiap modul, dan pengganda
diperkenalkan untuk mewujudkan sinkronisasi fase arus induktor keluaran modular. Jadi, kita dapat
menarik kesimpulan bahwa metode ini dapat menghasilkan pembagian daya dalam kaitannya dengan
gagasan pengendali gabungan sebelumnya, dan oleh karena itu, ini adalah cara pembagian tegangan
masukan yang dikombinasikan dengan fase arus induktor keluaran yang disinkronkan.

Selain itu, dari sudut pandang konfigurasi kontrol, semua modul memiliki loop kontrol
independen dan mereka sesuai dengan bus dalam skema seperti yang terlihat pada Gambar 3. Secara
khusus, kontrol dua lingkaran diadopsi untuk inverter tunggal. Loop kontrolnya berisi loop tegangan
keluaran (loop OV) dan loop arus dalam yang menggunakan kontrol histeresis. Sementara untuk
keseluruhan sistem, dua loop kontrol yang disebutkan di atas bersama dengan loop berbagi tegangan
input (loop IVS) disebarkan ke setiap inverter dan mereka berkomunikasi satu sama lain dengan tiga bus,
termasuk bus berbagi tegangan input (bus IVS), output referensi tegangan bus sinkron (bus sinkron vref)
dan bus arus rata-rata (i ave bus). Perlu dicatat bahwa lingkaran OV di sini tidak lagi komunal untuk
keseluruhan sistem. Dalam loop OV terpisah ini, semua referensi tegangan keluaran disinkronkan oleh
DSP untuk membuat bus sinkron v ref. Dan, tegangan keluaran modul individual diatur oleh loop OV
masing-masing. Karena komponen jaringan umpan balik dan regulator mungkin memiliki penyimpangan,
sinyal output dari setiap regulator voltase keluaran (yaitu i gj) tidak sama persis dan karenanya rata-rata
sama dengan yang umum untuk membentuk bus diave. Sinyal itu kemudian dimasukkan ke dalam
semua modul inverter dan berfungsi sebagai referensi arus awal. Selanjutnya, pada loop IVS, sinyal
sampling dari tegangan masukan individual dihubungkan melalui resistor presisi identik ke titik yang
sama untuk mengembangkan bus IVS. Sinyal bus kemudian diperlakukan sebagai masukan tegangan
referensi Vin_ref, yang nilainya dapat dengan mudah didapat sebagai Kf · Vin / n. Dihasilkan oleh
regulator tegangan masukan Gvd, sinyal deviasi DC vdevj, bersama dengan referensi arus awal, i ave
dikirim ke unit amplitudo amplitudo fase konstan, dan sinyal outputnya i refj berfungsi sebagai referensi
arus induktor aktual dari masing-masing modul.

Gambar 4 (a) terutama memberi diagram unit pergeseran amplitudo fase konstan, yang
terutama terdiri dari pengganda. Dari gambar tersebut, kita telah menemukan dan menetapkan

I refj = i ave – i regj = i ave – V devj ⋅i ave (8)

di mana vdevj adalah deviasi DC dan iave adalah kuantitas AC. Bentuk gelombang simulasi dari
sinyal input dan output dari multiplier ditunjukkan pada Gambar 4 (b). Dapat dilihat bahwa sinyal
kesalahan sinusoidal iregj memiliki sudut fasa yang sama dengan iave dan amplitudonya bervariasi
sesuai dengan vdevj. Selanjutnya, analisis Fourier vdevj dan iregj diberikan pada Gambar 4 (c), dari mana
kita dapat melihat bahwa spektrum frekuensi dari
 sinyal iregj hanyalah pergeseran spektrum frekuensi v devj, yaitu spektrum frekuensi v devj dipindahkan
ke frekuensi dasar 400Hz untuk mencapai spektrum frekuensi i regj. Jadi iregj berisi semua informasi
vdevj dan vdevj yang benar-benar menyesuaikan amplitudonya.i Ave
(a) unit pergeseran amplitudo fase konstan.

(b) Bentuk gelombang simulasi dari sinyal input dan output dari multiplier.

(c) Analisis Fourier terhadap sinyal input dan output multiplier.

Gambar 4. Investigasi unit pergeseran amplitudo fase konstan.

Gambar 4 (b) dan Gambar 4 (c) keduanya membuktikan bahwa loop berbagi tegangan masukan
hanya mengatur amplitudo dari referensi arus awal. Sementara, sudut fase dari referensi arus awal iave,
besaran pengatur iregj dan arus referensi induktor aktual aktual dijaga tetap sama. Dengan demikian,
arus induktor (iLfj) dari masing-masing modul melacak irefj fase yang sama untuk mencapai sinkronisasi
fase, yang dikombinasikan dengan kontrol loop IVS untuk mencapai keseimbangan daya. Secara khusus,
loop IVS mengatur amplitudo arus induktor keluaran, dan kemudian benar-benar mengatur output daya
nyata untuk mewujudkan pembagian tegangan masukan dari masing-masing modul dalam sistem.
Secara simultan output current sharing setiap modul juga diraih sesuai prinsip kontrol majemuk yang
disebutkan di atas.

Tanpa kehilangan generalitas, sistem inverter ISOP dua modul diambil sebagai contoh untuk
menguraikan proses penyesuaian dinamis dari metode yang diusulkan dengan ilustrasi pada Gambar 5.
Misalkan terjadi gangguan pada tegangan masukan modul 1 dan mengarah ke pendakian vcd1 dan
turunnya vcd2. Kemudian, menurut (8), kita mendapatkan Iref1> Iave> Iref2, yaitu amplitudo induktor
dari modul 1 lebih besar dari pada modul 2. Perbedaan amplitudo antara iLf1 dan iLf2 bergantung pada
vdev1 dan vdev2. Ini akan meningkatkan daya aktif modul 1 dan menurunkan daya aktif modul 2.
Akhirnya sistem akan kembali ke keadaan seimbang dan mencapai IVS dan OCS setelah beberapa
periode. Gambar 5 (a) menunjukkan diagram fasor dari metode kontrol di bawah keadaan dinamis.
Sedangkan, Gambar 5 (b) memberikan bentuk gelombang simulasi pada sistem pada beban resistif
nominal saat tegangan masukan naik dan turun. Disini kita sengaja membuat dua input
membagiKapasitor berbeda. Dari gambar tersebut, kita dapat melihat bahwa sudut sudut arus induktor
keluaran dijaga tetap sama dalam proses penyesuaian sementara perbedaan amplitudo arus induktor
keluaran antara dua modul berkurang karena perbedaan voltase masukannya menurun. Karakteristik
arus induktor keluaran dan arus beban keluaran sesuai dengan analisis sebelumnya dan diagram fasor
pada Gambar.
C. Hubungan Loop Kontrol dan Desainnya

Karena frekuensi peralihan inverter jauh lebih tinggi daripada frekuensi tegangan keluaran, loop
arus dalam (lihat Gambar 3) yang menggunakan kontrol histeresis dapat dilihat sebagai elemen
proporsional [14], [15], yang dilambangkan dengan KL. Selanjutnya, dari Gambar 3 kita bisa dapatkan

Jadi kita bisa memperoleh Gambar 6 (a), diagram blok kontrol ekuivalen untuk sistem inverter ISOP
terdistribusi. Dari gambar tersebut kita dapat menemukan bahwa itu sebenarnya adalah sistem kontrol
multi-input-multi-output. Tampaknya loop kontrol saling coupling, yang akan menyebabkan
ketidaknyamanan untuk desain loop. Jadi kita harus menganalisis hubungan mereka sebelum melakukan
proses perancangan.

Dari Gambar 6 (a) kita bisa mendapatkan ekspresi arus keluaran sistem sebagai berikut
Oleh karena itu, kita dapat memperoleh diagram blok kontrol yang disederhanakan lebih lanjut seperti
yang ditunjukkan pada Gambar 6 (b). Dari figur tersebut, kita memiliki

I regj = i ave ⋅ devj (11)

(a) Diagram blok kontrol ekivalen untuk sistem inverter ISOP terdistribusi.

(b) Diagram blok kontrol yang disederhanakan.

Gambar 6. Diagram blok kontrol ekivalen untuk sistem inverter ISOP terdistribusi. Di sini gangguan sinyal
kecil tegangan input dan output dilambangkan dengan vcdj dan vo. Sedangkan gangguan sinyal kecil dari
sinyal keluaran loop IVS, loop OVR dan multiplier dilambangkan dengan v devj, i ave dan i regj masing-
masing. Jadi dari (11), gangguan sinyal kecil iregj dapat disimpulkan sebagai i regj dapat disimpulkan
sebagai i regj = v devj ⋅i ave + v devj ⋅i ave + V devj ⋅i ave (12)

Karena Gvd direalisasikan oleh regulator proporsional [34], Nilai mantap Vdevj sama dengan nol. Setelah
mengabaikan jumlah gangguan urutan kedua, kita memiliki regj devj () cdj ave ave vd di ref f cdj cdj f ave
i regj = I ave ⋅v devj = I ave ⋅G vd ⋅⎣Vin_ref – Kf ⋅(Vcdj+Vcdj) ⎦ (13)

Kemudian kita bisa mendapatkan lebih dari

(14)

Selain itu, dari Gambar 6 (b) kita dapat memperoleh Jadi, gabungkan

dan

kita bisa memperoleh

Disini kita anggap vcdj dan vo sebagai variabel terkontrol. dari setiap loop kontrol, dan iregj dan iref
sebagai variabel kontrol dari loop yang sesuai. Kemudian menggabungkan (14) dan (17), kita dapat
mengembangkan persamaan matriks berikut
 (18)

Dari persamaan di atas, kita dapat melihat bahwa loop n IVS dan loop ekuivalen OVR tidak akan saling
mempengaruhi dan oleh karenanya keduanya benar-benar dipisahkan, yang akan kondusif untuk desain
loop kontrol. melaksanakan prosedur perancangan loop IVS dan loop tegangan keluaran masing-masing
sebagai berikut:

1) Desain IVSR

Berdasarkan strategi pengendalian yang ditunjukkan pada Gambar 6 (b), beban masing-masing modul
inverter penyusun dapat dianggap tersusun. dari dua bagian: satu bagian adalah beban sistem rata-rata,
yang ditentukan oleh iave, keluaran dari loop tegangan keluaran; dan bagian lainnya adalah beban
dinamis, w hich ditentukan oleh iregj (j = 1, 2, ..., n), diperkenalkan oleh masing-masing loop IVS. Jadi,
pada sisi input modul inverter, masing-masing inverter dapat dianggap sebagai dua resistansi, nilai satu
resistansi ditentukan oleh iave, dan nilai resistansi lainnya ditentukan oleh iregj (j = 1, 2,. ., n), seperti
yang ditunjukkan pada Gambar 7.

Jika loop IVS dilepaskan (lihat Gambar 3), yaitu vdev1 = vdev2 = ... = vdevn = 0, metode ini akan setara
dengan kontrol OCS dengan umpan balik langsung dari masing-masing arus induktor keluaran modul
sendiri, yang akan menghasilkan sistem yang tidak stabil karena modul mengambil resistan negatif pada
sisi input [34], sehingga resistansi Rvo pada Gambar 7 dapat dinyatakan sebagai

di mana Po adalah daya keluaran aktif sistem

Pada Gambar 7. Model sinyal kecil ekivalen dari ISOP inverter sy Batang dengan kontrol IVS.

Dari Gambar 6 (b), gangguan induktor arus keluaran individual _ i Lf IVSj (j = 1, 2, ..., n)

diperkenalkan oleh gangguan tegangan input vcdj(j=1,2....,n) dapat dinyatakan sebagai

i Lf_IVSj = Vcdj ⋅Kj ⋅Gvd ⋅i ave (S) ⋅KL, (j=1,2,.....,n ) (20)

perlu dicatat bahwa individu i Lf_IVSj (j=1,2,.....,n) memeliki sudut fasa yang sama dengan individu
i Lf (j=1,2,.....,n) .
Perturbasi pada tegangan output sistem dapat diabaikan karena tegangan output dari sitem
ISOP tidak terpengaruh oleh loop IVS. Oleh karena itu, gangguan daya keluaran aktif individu
Poj(j=1,2,.....,n) dapat dinyatakan sebagi
Poj = iLf_IVSj ⋅ Vo ⋅ cos φ j, (j=1,2,.....,n) (21)
Dengan asumsi efisiensi konversi untuk setiap modul masing-masing adlah 100%, dengan konversi
daya, perturbasi daya masukan sama dengan output gangguan daya aktif
P inj = Poj, (j=1,2,....,n) (22)
Dari gambar 7, daya masukan modul dapat dinyatakan sebagai

Mengabaikan istilah orde kedua(23) dan mencatat bahwa istilah dc pada kedua sisi persamaan sama,
kita memperoleh

Dari (20), (21), (22), dan (24), kita punya

Dari sisi kiri (25), istilah i ave(s) . KL sama dengan io/n,jadi di ave(s) . KL . Vo cos@j sama dengan Po/n.
Menggabungkan dengan (19),(25) dapat ditulis ulang sebagai

Persamaan (26) menyiratkan bahwa peran loop IVS sama dengan mengenalkan resistansi positif pada
input terminal masing-masing modul, yang sejajr dengan resistansi negatif. Jadi, impedansinmasukan
ekiuvalen masing-masing modul inventer ini

Untuk memastikan stabilitas sistem inverter ISOP, impedansi masukan ekuivalen masing-masing modul
inverter harus menunjukan karakteristik ketahan positif,i,e
Makanya, kondisi kestabilanya

Pergantian (19) dan (26) menjadi (29), hasil panen

Dapat dilihat bahwa gain kompensator loop IVS harus memenuhi (30) sehingga sistem inverter ISOP
dengan strategi pengendalian IVS stabil.
2). DESAIN OVR
Megenai perancnagan loop tegangan output, kita bisa mendapatkan persamaan berikut dari
Gambar 6(b)

Kemudian menggabungkan rumus (31) dan gambar 6(b), kita dapat menrunkan blok kontrol ekuivalen
dari fungsi transfer loop tegangan keluaran untuk setiap inventer seperti ditujukan pada gambar 8.

Gambar 8. Diagram blok kontrol dari loop tegangan output.

Dengan demikian, gain loop pada beban resistif penuh menganbil bentuk berikut

Dan

Disini Ptotal dan Po_mod mewakili daya keluaran sistem secara keseluruhan dan daya keluaran modul
tunggal di bawah beban resistif penuh masing-masing. Karena kekuatan modul standar didefinisikan,
kita dapat menurunkan n · RL dengan nilai konstan
Jadi persamaan (32) bisa disederhanakan sebagai

Disini KL = 5, Kv = 0,031, Vo = 115 V, dan Po_mod = 1 kW. Dengan mensubstitusikan parameter

ini ke (35) dan misalkan Gvo sama dengan 1, kita dapat memperoleh gain loop tegangan keluaran tanpa
kompensasi seperti ditunjukkan pada Gambar 9, dari mana kita dapat menemukan bahwa frekuensi
cutoff yang tidak dikompensasikan rendah seperti sekitar 700 Hz. Demi meningkatkan presisi pelacakan
tegangan keluaran, kami menerapkan regulator PI. Inverter kontrol hysteresis saat ini memiliki distribusi
harmonisa yang luas pada tegangan keluaran dan frekuensi perpindahannya bervariasi. Menunjukkan
frekuensi samplingnya dengan fk, inverter kontrol histeresis saat ini dapat setara dengan inverter PWM
yang frekuensi peralihannya adalah seperempat fk [37-38]. Misalkan frekuensi sampling dari inverter
adalah 100 kHz. Kemudian, frekuensi perpindahan inverter PWM, yang setara dengan inverter histeresis
arus kontrol, adalah 25 kHz. Seperlima frekuensi ini, yaitu, fc = 5 kHz, ditetapkan sebagai frekuensi cutoff
dari loop tegangan keluaran kompensasi. Dari Gambar 9, kita dapat menemukan besarnya gain loop
yang tidak dikompensasi seperti -15,6 dB pada 5 kHz. Dengan demikian, kompensator harus memiliki
gain 15,6 dB pada 5 kHz. Nilai nol nol dari kompensator dipilih pada 500 Hz, sepersepuluh dari frekuensi
cutoff. Kemudian, fungsi transfer regulator PI dapat diturunkan sebagai

Gambar 9. Gain tegangan keluaran gain dengan dan tanpa kompensasi.

Dengan pengadopsian regulator PI, gain loop kompensasi memiliki frekuensi cut-off 5 KHz dengan fasa
95 °, yang berarti kinerja superior dari sistem kontrol.

IV. KONTROL BERLEBIHAN UNTUK MENINGKATKAN KEANDALAN SISTEM

A.Usulan Solusi hot-plugging untuk sistem inverter ISOP

Dengan loop kontrol tersebar ke setiap modul dan komunikasi bus, kontrol terdistribusi sistem
diperoleh. Lalu hot-swap bisa di jalan. Itu adalah langkah kedua untuk pencapian redudansi.

Memiliki koneksi seri di terminal input, Teknik plug-in untuk sistem inverter ISOP sangat berbeda
dengan sistem inverter input-series-output-parallel (IPOP) yang matang dimana modul kegagalan
dilepaskan langsung dari sistem saat terjadi malfungsi. Di sini untuk arsitektur ISOP kami mengenalkan
relay input S11 ~ Sn1 dan relay output S12 ~ Sn2 pada Gambar 1 untuk memotong modul yang salah
selain memotongnya. Selanjutnya, kita juga harus mengenalkan sinyal switch Sj3, Sj4 dan Sj5 (mengacu
pada Gambar 3) bersama dengan relay Sj1 dan Sj2 untuk melakukan bypass atau plugging ke modul.

Gambar 10. Arsitektur internal modul dan status saklar on-off selama hot-swap.

Gambar 10 (a) menunjukkan arsitektur internal modul. Saklar Sj1 dan Sj2 direalisasikan oleh relay
daya yang memiliki waktu tunda yang melekat, dan sinyal switch Sj3, Sj4, Sj5 disadari oleh saklar analog
CD4051 yang dapat merespons hampir sekaligus karena penundaan aksinya hanya beberapa ratus
nanosecond. Untuk mewujudkan hot plugging, kita perlu mengatur Sj1 on, Sj2, Sj3, Sj4 dan Sj5 untuk
melewati modul yang rusak (mengacu pada Gambar 10 (b)), sedangkan kontrol Sj1 off, Sj2, Sj3, Sj4 dan
Sj5 untuk menyambungkan ke yang baru (mengacu pada Gambar 10 (c)). DSP TMS320F28027
memonitor pengoperasian modul, dan akan memicu proses penyambungan panas saat sinyal sesar
terdeteksi. Selain sinyal on-off switch, DSP harus mentransfer sinyal pengaktifan / pengaktifan
pengaktifan ke unit kontrol dari dua tahap setiap modul. Urutan waktu pengoperasian sinyal ini sangat
rumit dan sangat penting untuk memperlancar transmisi proses penyambungan panas. Urutan waktu
rinci akan ditampilkan di bagian berikutnya.

B. Urutan Waktu Pengoperasian Sistem Pada bagian ini, urutan waktu akan diperkenalkan. Keseluruhan
logika dikendalikan oleh chip DSP. Dan prosedurnya melibatkan dua bagian sebagai bypass dan plugging
into. Bila sinyal sesar terdeteksi, DSP akan memicu prosedur bypassing. Hal pertama yang harus kita
jalankan segera adalah mengunci sinyal penggerak dari tahap modul DC-DC dan DC-AC pada modul
kegagalan di T1 (lihat Gambar 11 (a)) jika terjadi dampak buruk pada sistem. Kemudian, hampir
bersamaan pada T2 kita perlu memberikan sinyal pemutus switch sebagai Sj3, Sj4 dan Sj5, yang akan
melepaskan koneksi unit kontrol dari ig_bus, IVS_bus dan vref_bus. Sinyal output-relay (Sj2) -off dan
input-relay (Sj1) -di juga disediakan pada saat bersamaan. Saklar Sj3, Sj4 dan Sj5 mati hampir sekaligus,
sedangkan karena penundaan operasi relay, output dan relay input benar-benar bereaksi pada masing-
masing T3 dan T4. Setelah beberapa saat dari T4, sistem kembali ke kondisi mapan dan jalan pintas
berakhir.

Selama modul yang sehat sudah siap, DSP bisa memberi perintah untuk memasukkannya ke dalam
sistem. Pertama, DSP mengirimkan sinyal untuk menyalakan Sj5 untuk menghubungkan unit kontrolnya
dengan vref_bus di T5 untuk memastikan modul baru ini mewujudkan sinkronisasi sinyal bus. Setelah
mematikan relay input pada T7 (lihat Gambar 11 (b)), tegangan kapasitor pemecah masukan mulai
meningkat. Untuk mempercepat proses penyambungan ke tingkat tertentu, sinyal penggerak yang
memungkinkan dari kedua tahap modul baru harus diberikan saat voltase masukan mencapai tingkat
tertentu. Begitu sinyal yang memungkinkan drive ditawarkan, modul plugging-in mulai menghasilkan
tegangan output. Ketika DSP menganggap voltase output menjadi sinusoidal pada T9, sinyal output-
relay-on akan diberikan. Karena relay output hanya akan bereaksi pada T10, sinyal koneksi bus (ig_bus
dan Vin_bus) diberikan. Oleh karena itu penghentian panas berakhir dan sistem kembali normal.

V. HASIL EKSPERIMENTAL

Untuk memverifikasi keefektifan dan keabsahan skema kontrol yang diusulkan, prototipe 3 kVA dari
sistem inverter ISOP tiga modul dibuat dan diuji di laboratorium. Spesifikasinya adalah sebagai berikut:
tegangan masukan sistem: Vin = 810 (± 10%) VDC; tegangan input modular: Vcd = 270 (± 10%) VDC;
tegangan output: Vo = 115 VAC / 400Hz; Tegangan dc tegangan modular: Vdc = 180VDC; daya keluaran
modular: 1kVA; Frekuensi pengalihan tahap dc-dc:100 kHz; Frekuensi pengalihan tahap dc-ac: 25 kHz.
Perangkat dari modul dan nilainya adalah sebagai berikut: Perangkat tahap dc-dc: kapasitor pemisah
masukan: Cd = 1000μF; perangkat switching: IRFP460; penyearah dioda: DSEI30-06; output filter
induktor: Ldc = 0.26mH; kapasitor filter keluaran: Cdc = 1640μF (820μF × 2). Perangkat tahap dc-ac:
perangkat switching: IXTQ42N25P; output filter induktor: Lf = 0.7mH; kapasitor filter output: Cf = 30μF.
Gambar 12 sampai Gambar 15 memberikan bentuk gelombang eksperimental dari strategi terdistribusi
terdistribusi terdistribusi tersebut. Dari Gambar.12 dan Gambar 13 yang menunjukkan bentuk
gelombang pada beban resistif dan induktif penuh, kita dapat melihat bahwa IVS dan OCS tercapai dan
metode terdistribusi efektif pada keadaan mapan

.Gambar 14 mendeteksi respons transien sistem pada tegangan masukan nominal saat langkah-langkah
arus beban naik dan turun antara beban sepertiga dan beban penuh. Juga, Gambar 15 menyajikan
proses sementara sistem pada beban resistif penuh saat langkah-langkah voltase masukan naik dan
turun antara 729 V (voltase masukan 90%) dan voltase pengenal 891 V (110%). Dari kedua figur
tersebut, dapat kita temukan bahwa terlepas dari gangguan pada tegangan masukan atau beban, IVS
dan OVS dapat dicapai secara efektif dan skema terdistribusi berlaku pada keadaan dinamis.

Setelah kontrol terdistribusi terealisasi, toleransi kesalahan bisa jadi diimplementasikan untuk
mempromosikan keandalan sistem. Berikut grafik menyajikan hasil eksperimen dari metode redundan
yang diusulkan. Disini modul 2 dianggap sebagai modul hot-swap. Gambar 16 menunjukkan bentuk
gelombang proses bypassing. Setelah memblokir sinyal penggerak tahap DC-DC dan DC-AC, arus
induktor iL2 berkurang tajam menjadi nol pada T1. Karena keterlambatan aksi input-relay, tegangan
kapasitor pembagi Vdc2 sedikit meningkat, sementara dua kapasitor lainnya mengalami penurunan
secara singkat. Ketika relay keluaran akhirnya bereaksi pada T3, arus keluaran io2 turun menjadi nol
segera. Sebagai input-relay bereaksi pada T4, kapasitor membagi Cd2 melepaskan resistor dan
voltasenya jatuh, sementara dua kapasitor lainnya mengisi dan voltasenya naik. Sebentar sistem kembali
ke keadaan mapan dan proses bypassing berakhir. Dapat dilihat bahwa kelancaran transisi dicapai
selama terjadinya transien.

Gambar 17 menunjukkan bentuk gelombang dari prosedur penyisipan. Gambar 17. (a) menunjukkan
tegangan input modular, arus induktor keluaran dan tegangan keluaran sistem. Modul baru yang sehat,
modul 2, sebenarnya dimasukkan ke dalam sistem di T10, dan Gambar 17. (b) menunjukkan area
diperbesar lingkaran merah pada (a). Kita dapat melihat bahwa sistem kembali ke keadaan normal pada
waktunya. Gbr.17 (c) menunjukkan tegangan input modular, arus keluaran dan tegangan keluaran
sistem. Juga Gambar 17. (d) adalah daerah yang diperbesar T10 di (c). Kita dapat melihat bahwa beban
modul beban sistem segera, dan kita hampir tidak dapat melihat tegangan berfluktuasi dari tegangan
output. Jadi kelancaran transisi juga disadari disini dan hot-plugging sudah selesai.
Perlu dicatat bahwa jika satu modul gagal, modul lainnya harus dapat menangani peningkatan voltase.
Apakah pilihan dan desain perangkat switching pada terminal input berpengaruh terhadap keseluruhan
efisiensi konverter? Mari kita bahas masalah ini. Pertama, untuk sistem tiga modul dalam percobaan
makalah ini, tegangan masukan setiap modul berubah dari 270 V menjadi 405 V ketika satu modul gagal
dan mundur dari sistem. Sedangkan level tegangan MOSFET opsional umumnya adalah sebagai berikut:
di bawah 100 V, 250 V, 500 V, 650 V, dan 650 V di atas. Jadi kita perlu memilih 500 V MOSFET tidak
masalah apakah ketiga modul atau dua modulnya berjalan. Di sini kita memilih IRFP460 yang level
tegangannya adalah 500 V. Kedua, untuk sistem redundant N + 1 secara umum (di mana N adalah
jumlah yang sedikit lebih besar), tegangan input setiap modul sedikit berubah bila satu modul kegagalan
dilewati dari sistem. Dengan demikian jelas bahwa pilihan dan desain perangkat switching memiliki
sedikit dampak pada efisiensi konverter. Gambar 18 memberikan kurva efisiensi konverter keseluruhan
dan efisiensi sistem pada daya pengenal sekitar 90,3 persen.

Dua tugas penting harus diperhatikan untuk sistem inverter input-series-output-parallel (ISOP). Salah
satunya adalah untuk mencapai keseimbangan daya, yaitu untuk memastikan input voltage sharing (IVS)
dan output current sharing (OCS) untuk keseluruhan sistem. Yang lainnya adalah mewujudkan
redundansi sehingga dapat meningkatkan keandalan sistem secara otentik. Demi memenuhi kedua misi
penting tersebut, makalah ini pertama-tama mengedepankan kontrol majemuk untuk mendapatkan IVS
dan OCS untuk sistem tersebut. Berdasarkan konsepsi kontrol, artikel tersebut kemudian menghasilkan
metode kontrol terdistribusi baru, di mana semua elemen kontrol telah terdispersi ke dalam setiap
modul untuk mendapatkan sistem modular sepenuhnya. Seperti pada implementasi kontrol
terdistribusi, hubungan decoupling dari loop kontrol dianalisis dan perancangan loop juga diberikan.
Atas dasar konfigurasi terdistribusi, relay daya dan saklar sinyal dimasukkan ke dalam unit sirkuit utama
dan unit kontrol masing-masing untuk melakukan hot-swap. Perlu dicatat bahwa cara bypassing
diusulkan untuk mewujudkan keluarnya modul yang salah, dan urutan waktu rinci dari operasi sistem
disajikan juga untuk menyelesaikan redundansi sistem inverter ISOP.
 DAFTAR PUSTAKA

[1] R. Ayyanar, R. Giri, dan N. Mohan, "Input-input aktif dan pembagian arus beban pada konverter dc-
dc input-output dan paralel terhubung paralel menggunakan skema referensi tegangan input dinamis,"
IEEE Trans. Power Electron., Vol. 19, tidak 6, hlm. 1462-1473, November 2004.

[2] Y. Huang, C. K. Tse, dan X. Ruan, "Pertimbangan Umum untuk Konverter DC / DC Konverter Seri
Input," IEEE Trans. Sirkuit dan Sistem, vol. 56, tidak 6, hlm. 1286-1296, Jun 2009.

[3] T. Qian, B. Lehman, "konverter dua tingkat input / jembatan setengah jembatan," Power Electronics,
IET, vol. 3, tidak 6, hlm. 965 - 976, Nov. 2010.

[4] A. J . B. Bottion, I. Barbi, "Input-Series dan Output-Series Connected Modular Output Capacitor Full-
Bridge PWM DC-DC Converter," IEEE Trans. Power Electron., Vol. 62, tidak 10, hlm. 6213 - 6221, Okt.
2015.

[5] D. Sha, Z. Guo, T. Luo, dan X. Liao, "Strategi Pengendalian Umum untuk Konverter DC-DC Modular
Seri-Output Seri , "IEEE Trans. Power Electron., Vol. 29, tidak 7, hlm. 3766 - 3775, Juli 2014. [6] X. Hu dan
C. Gong, "Konverter DC-DC Output-Paralel Output-Paralel dengan Induktor Ganda," IEEE Trans. Power
Electron., Vol. 30, tidak 3, hlm. 1306 - 1317, Mar. 2015.

[7] Z. Guo, D. Sha, X. Liao, dan J. Luo, "Jembatan Full-Series-Output-Paralel Fift-Shift Full-Bridge DC-DC
Converters Dengan Jaringan LC Auxiliary untuk Mencapai Range Switching Zero-Voltage Wide, "IEEE
Trans. Power Electron., Vol. 29, tidak 10, hlm. 5081 - 5086, Oktober 2014.

[8] S. Sheng, P. Li, dan B. Lehman, "Operasi Paralel dari Inverter Sine Wave yang Dikontrol Digital," di
Proc. IEEE ECCE, 2013, hlm. 3440 - 3447.

[9] S. B. Bekiarov dan Ali Emadi, "Suplemen Uninterruptible Power: Klasifikasi, Operasi, Dinamika dan
Kontrol," di Proc. IEEE APEC, 2002, hlm. 597-604.

[10] M. Borrega, L. Marroyo, R. Gonz'alez, J. Balda, dan JL Agorreta, "Pemodelan dan Pengendalian
Inverter PV Master-Slave Dengan Inverter N-Teratapi dan Tiga-Tahap Tiga-Limb Induktor, "IEEE Trans.
Power Electron., Vol. 28, tidak 6, hlm. 2842 - 2855, Juni 2013.

[11] GP Ladrón, V. Cárdenas, dan G. Espinosa, "Analisis dan Implementasi Kontrol Mater-Slave
berdasarkan Pendekatan Passivity untuk Operasi Inverter Paralel," di IEEE Kongres Elektronika Daya
Internasional, Pucbla, 2006, hlm. 1-5.

[12] Y. Zhang, M. Yu, F. Liu, dan Y. Kang, "Seketika Current-Sharing Control Strategy untuk Operasi
Paralel Modul UPS Menggunakan Impedansi Virtual," IEEE Trans. Power Electron., Vol. 28, tidak 1, hlm.
432 - 440, Januari 2013.

[13] X. Sun, YS Lee dan D. Xu, "Pemodelan, Analisis dan Implementasi Sistem Multi-Inverter Paralel
dengan Skema Pembagian Rata-rata Seketika," Trans IEEE . Power Electron., Vol. 18, tidak 3, hlm. 844-
856, Mei. 2003.
 [14] Y. Xing, L. Huang, dan Y. Yan, "Kontrol Paralel yang berlebihan untuk Inverter Teratur saat ini
dengan Berbagi Saat Ini Seketika," di Proc. IEEE PESC, 2003, hlm. 1438-3658.

[15] T. Fang, X. Ruan, L. Xiao, dan A. Liu, "Strategi Pengendalian Terdistribusi yang Disempurnakan untuk
Inverter Paralel," di Proc. IEEE PESC, 2008, hlm. 3500-3505.

[16] T.F. Wu, Y. E. Wu, H. M. Hsieh, dan Y. K. Chen, "Strategi Pengendalian Distribusi Bobot Saat Ini untuk
Sistem Multi-Inverter untuk Mencapai Saat Ini," IEEE Trans. Power Electron., Vol. 22, tidak 1, hlm. 160-
168, Januari 2007.

[17] JM Guerrero, J. Matas, L. Vicuña, M. Castilla, dan J. Miret, "Strategi Kontrol Nirkabel untuk
Pengoperasian Paralel dari Inverter Distributed-Gernation," IEEE Trans. Ind.Electron., Vol. 53, tidak 5,
hlm. 1461-1470, Oktober 2014.

[18] K. Brabandere, B. Bolsens, J. Keybus, A. Woyte, J. Driesen, dan R. Belmans, "Metode Kontrol Droop
Tegangan dan Frekuensi untuk Inverter Paralel," IEEE Trans. Power Electron., Vol. 22, tidak 4, hlm. 1107-
1115, Juli 2007.

[19] J. Matas, M. Castilla, L. Vicuña, J. Miret, dan J. Vasquez, "Virtual Impedance Loop untuk Droop-
Controlled Single-Phase Parallel Inverters Menggunakan Skema General-Integrator Kedua-Order, "IEEE
Trans. Power Electron., Vol. 25, tidak 12, hlm. 2993-3002, Desember 2010.

[20] M. Hua, H. Hu, Y. Xing, dan J. M. Guerrero, "Kontrol Multilayer untuk Inverter dalam Operasi Paralel
tanpa Intercommunications," IEEE Trans. Power Electron., Vol. 27, tidak 8, hlm. 3651-3663, Agustus
2012.

[21] JC Vasquez, JM Guerrero, M. Savaghebi, JE Garcia, dan R. Teodorescu, "Modeling, Analysis, dan
Design of Stationary-Reference-Frame Droop-Controlled Parallel Inverter Sumber Tegangan Tiga Fasa,
"Trans IEEE. Ind.Electron., Vol. 60, no. 4,hlm 1271-1280, April 2013.

[22] B. H. Jeong, J. C. Park, G. H. Choe, dan J. S. Cho, "Kontrol Operasi Paralel Sistem Inverter Redundan
N + 1", di Proc. IEEE PESC, 2006, hlm. 1-6.

[23] T. F. Wu, H. M. Hsieh, Y. E. Wu, dan Y. K. Chen, "Sistem Inverter Paralel Dengan Isolasi Gagal dan
Fitur Swap Panas," IEEE Trans. Ind.Electron., Vol. 43, tidak 5, hlm. 1329-1340, Sep / Oktober. 2007.

[24] T. B. Lazzarin, G. A. T. Bauer, dan I. Barbi, "Strategi Kontrol untuk Operasi Paralel Inverter Sumber
Tegangan Tunggal: Analisis, Desain dan Hasil Eksperimental," IEEE Trans. Ind.Electron., Vol. 60, no.6,
hlm. 2194-2204, Jun 2013.

[25] Lagu BM, R. McDowell, A. Bushnell, dan J. Ennis, "Konverter DC-DC Tiga Tingkat Dengan Operasi
Tegangan Input Luas untuk Sistem Distribusi Tenaga Listrik-Kapal, "IEEE Trans. Ilmu Plasma, vol. 32, tidak
5, hlm 1856-1863, Oktober 2004.

[26] AD Cheok, S. Kawamoto, T. Matsumoto, dan H. Obi, "Konverter AC / DC Daya Tinggi dan Inverter DC
/ AC untuk Aplikasi Kereta Kecepatan Tinggi," di Proc. IEEE TENCON, 2000, hlm. 423-428.
[27] J. W. Kim, J. S. You, dan B. H. Cho, "Modeling, Control, dan Design dari Konverter Input-Series-
Output-Parallel-Connected untuk High-Speed-Train Power System," IEEE Trans. Ind.Electron., Vol. 48,
tidak 3, hlm. 536-544, Jun 2001.

[28] T. Fang, X. Ruan, dan C. K. Tse, "Strategi pengendalian untuk mencapai input dan output voltage
sharing untuk sistem inverter seri input-series-output-series," IEEE Trans.Power Electron., Vol. 25, no.6,
pp. 1585-1596 jun 2010.

[29] D. Sha, G. Xu, dan X. Liao, "Strategi Kontrol untuk Inverter AC-Link Input-Series-Output-Series High-
Frequency," Trans IEEE . Power Electron., Vol. 28, tidak 11, hlm. 5283 - 5292, November 2013.

[30] M. F. Kangarlu, dan E. Babaei, "Inverter Multilevel Cascaded Generalized Menggunakan Koneksi Seri
Inverter Submultilevel," IEEE Trans. Power Electron., Vol. 28, tidak 2, hlm. 625 - 636, Februari 2013.

[31] R. Selvamuthukumaran, A. Garg, dan R. Gupta, "Modem Multicarrier Hibrid untuk Mengurangi
Kebocoran Arus dalam Inverter Multilevel Berkapasitas Transformerless untuk Sistem Photovoltaic,"
IEEE Trans. Power Electron., Vol. 30, tidak 4, hlm. 1779 - 1783, April 2015.

[32] S. Mari'ethoz, "Perancangan Sistematis Inverter Multilevel Berkekuatan Tinggi Berkecepatan Tinggi
Dengan Saldo Tegangan Aktif dan Kerugian Minimum Switching," IEEE Trans. Power Electron., Vol. 28,
tidak 7, hlm. 3100 - 3113, Juli 2013.

[33] K. Zhuang, X. Ruan, "Strategi Kontrol untuk Mencapai Input Voltage Sharing dan Output Current
Sharing untuk Inverter Input-Series-Output-Parallel," di Proc. IEEE PESC, 2008, hlm. 3655-3658.

[34] W. Chen, K. Zhuang, X. Ruan, "Sistem Inverter Input-Series dan Output-Parallel-Connected untuk
Aplikasi High-Input-Voltage," IEEE Trans.Power Electron., Vol. 24, tidak 9, hlm. 2127-2137, Sep. 2009.

[35] W. Chen dan X. Ruan, "Strategi Pengendalian yang Lebih Baik untuk Sistem Inverter Input-Series dan
Output-Parallel pada Kondisi Ekstrim," pada Proc.IEEE ECCE, 2010 , hal. 2096-2100.

[36] D. Sha, Z. Guo, dan X. Liao, "Strategi Kontrol untuk Input-Series-Output-Paralel High-Frequency AC
Link Inverters," IEEE Trans. Ind.Electron., Vol. 59, tidak 11, hlm. 4101-4111, Nov. 2012.

[37] G. Venkataramanan, D. M. Divan, dan T. M. Jahns, "Strategi modulasi pulsa diskrit untuk sistem
inverter frekuensi tinggi," IEEE Trans.Power Electron., Vol. 8, tidak 3, hlm. 279-287, Juli 1993.

[38] G. Venkataramanan dan D.M. Divan, "Modulasi lebar pulsa dengan konverter dc resonan," IEEE
Trans. Ind. Appl., Jilid 29, tidak 1, hlm. 113 -120, Jan / Feb. 1993.
 Tianzhi Fang (M'13) lahir di Provinsi Jiangsu, China, pada tahun 1977. Dia menerima B.S. dan
Ph.D. gelar di bidang teknik elektro dari Universitas Nanjing Aeronautika dan Astronautika (NUAA),
Nanjing, China, masing-masing pada tahun 1991 dan 1996. Dia menerima B.S. gelar di bidang teknik
elektro dan otomasi dan Ph.D. gelar di bidang teknik kelistrikan dari Universitas Nanjing Aeronautika dan
Astronautika (NUAA), Nanjing, China, masing-masing pada tahun 2000 dan 2009, dan gelar MS dalam
teori kontrol dan rekayasa dari Universitas Jiangsu, Zhenjiang, China, pada tahun 2003. Pada tahun
2009, dia Bergabunglah dengan Fakultas Teknik Otomasi, NUAA, di mana dia saat ini adalah seorang
Associate Professor. Minat penelitian utamanya meliputi inverter seri-paralel, inverter grid-connected
dan integrasi sistem elektronika daya.

Le Shen lahir di Provinsi Jiangsu, Cina, pada tahun 1989. Dia menerima B.S. gelar di teknik
elektro dan otomasi pada tahun 2013 dari Nanjing University of Aeronautics and Astronautics (NUAA),
Nanjing, China, di mana dia saat ini bekerja menuju M.S. gelar di bidang teknik elektro Minat penelitian
utamanya meliputi inverter dan integrasi sistem elektronika daya. Wei Dia lahir di Provinsi Jiangsu, Cina,
pada tahun 1992. Dia menerima B.S. gelar di bidang teknik elektro dan otomasi pada tahun 2014 dari
Universitas Nanjing Aeronautika dan Astronautika (NUAA), Nanjing, China, di mana dia saat ini bekerja
menuju M.S. gelar di bidang teknik elektro Minat penelitian utamanya meliputi inverter dan integrasi
sistem elektronika daya.

Xinbo Ruan (M'97-SM'02-F16) lahir di Provinsi Hubei, China, pada tahun 1970. Dia menerima
B.S. dan Ph.D. gelar di bidang teknik elektro dari Universitas Nanjing Aeronautika dan Astronautika
(NUAA), Nanjing, China, masing-masing pada tahun 1991 dan 1996. Pada tahun 1996, ia bergabung
dengan Fakultas Teknik Pengajaran dan Penelitian, NUAA, di mana ia menjadi seorang Profesor di
Fakultas Teknik Otomasi pada tahun 2002 dan telah terlibat dalam pengajaran dan penelitian di bidang
elektronika daya. Dari bulan Agustus sampai Oktober 2007, dia adalah Research Fellow di Departemen
Teknik Elektro dan Informatika, Universitas Politeknik Hong Kong, Hong Kong, China. Sejak Maret 2008,
dia juga pernah kuliah di Teknik Elektro dan Elektronika, Universitas Ilmu Pengetahuan dan Teknologi
Huazhong, China. Dia adalah Profesor Tamu dengan Universitas Beijing Jiaotong, Beijing, China,
Universitas Teknologi Hefei, Hefei, China, dan Universitas Wuhan, Wuhan, China. Dia adalah penulis atau
rekan penulis tujuh buku dan lebih dari 200 makalah teknis yang diterbitkan dalam jurnal dan
konferensi. Minat penelitian utamanya meliputi konverter dc-dc yang beralih dengan lembut, inverter
soft-switching, konverter koreksi faktor daya, pemodelan konverter, integrasi sistem elektronika, dan
sistem pembangkitan energi terbarukan.

Dr. Ruan menerima Beasiswa Delta oleh Delta Environment and Education Fund pada tahun
2003 dan diangkat sebagai Guru Besar Khusus Program Beasiswa Chang Jiang oleh Kementerian
Pendidikan, China, pada tahun 2007. Dari tahun 2005 sampai 2013, dia telah melayani sebagai Wakil
Presiden China Power Supply Society, dan sejak tahun 2014, dia telah menjabat sebagai Wakil Ketua
Komite Teknis untuk Sistem Energi Terbarukan di dalam IEEE Industrial Electronics Society. Saat ini, Dia
adalah Editor Associate untuk Transaksi IEEE pada Elektronika Industri, Transaksi IEEE pada Power
Electronics, Jurnal IEEE tentang Emerging dan Selected Topics on Power Electronics, dan IEEE
Transactions on Circuits and Systems-II