Soal Tugas7: PBL (PR)

Sistem Bus
(Pertemuan ke-10)

Disusun oleh:
Endro Ariyanto

Prodi S1 Teknik Informatika

Fakultas Informatika
Universitas Telkom
Maret 2015
Soal PBL
1. Bagian utama komputer yang menghasilkan signal interrupt
adalah ...... (nilai 10)
A. prosesor saja
B. memori saja
C. modul I/O saja
D. prosesor dan modul I/O
E. memori dan modul I/O

Organisasi dan Arsitektur Komputer – CSG2G3/2015 #1

Soal PBL
2. Berdasarkan gambar data/control yang
masuk dan keluar ke setiap komponen
utama komputer di bawah ini, Jawablah
pertanyaan di bawah ini! Aliran data bisa
berasal dari Memory ke I/O Module atau
sebaliknya, dari Memory ke CPU atau
sebaliknya, dan dari I/O Module ke CPU
atau sebaliknya.
a. Nomor 1 bisa terhubung dengan
nomor berapa saja? (nilai 10)
b. Nomor 11 bisa terhubung dengan
nomor berapa saja? (nilai 10)
c. Nomor 9 bisa terhubung dengan
nomor berapa saja? (nilai 10)
d. Nomor 16 bisa terhubung dengan
nomor berapa saja? (nilai 10)

Organisasi dan Arsitektur Komputer – CSG2G3/2015 #2

Soal PBL
3. Pilihlah pernyataan yang tepat yang menjelaskan mengapa
performansi komputer 64 bit lebih baik daripada komputer 32 bit!
(jawaban bisa lebih dari satu) (nilai 20)
A. Komputer dengan bus data 64 bit mampu mengalirkan data 2
kali lebih banyak daripada bus data 32 bit
B. Harga komputer 64 bit lebih mahal daripada komputer 32 bit
C. Komputer dengan bus alamat 64 bit bisa dipasangi memory
dengan kapasitas lebih besar daripada komputer dengan bus
alamat 32 bit sehingga program yang bisa ditaruh di memori
semakin banyak
D. Komputer 64 bit dirancang untuk sistem operasi 64 bit

Organisasi dan Arsitektur Komputer – CSG2G3/2015 #3

Soal PBL
4. Berikut ini merupakan urut-urutan secara acak
aktifitas yang terjadi ketika perintah read (baca data)
dilakukan pada model asynchronous timing:
(1) Memory kirim signal ACK data ready
(2) CPU taruh signal status di jalur
(3) Memory taruh data di bus
(4) CPU taruh Alamat di bus
(5) Memory decode alamat
(6) CPU kirim perintah baca
Tuliskan urut-urutan aktifitas di atas secara benar
dengan cara menuliskan angka di depan setiap
aktifitas! (nilai 20)
Organisasi dan Arsitektur Komputer – CSG2G3/2015 #4
Soal PBL
5. Pilihlah pernyataan yang sesuai dengan karakteristik
bus multiplexed! (jawaban bisa lebih dari satu) (nilai 20)
A. Jumlah jalur bus multiplexed lebih sedikit daripada
bus dedicated
B. Bus multiplexed memerlukan tempat (area) lebih
luas daripada bus dedicated
C. Mengakibatkan harga komputer yang menggunakan
bus multiplexed menjadi lebih mahal daripada
komputer yang menggunakan bus dedicated
D. Penanganan data pada bus multiplexed lebih
kompleks daripada bus dedicated
E. Performansi komputer yang menggunakan bus
multiplexed menjadi lebih lambat daripada
komputer yang menggunakan bus dedicated
Organisasi dan Arsitektur Komputer – CSG2G3/2015 #5
Soal PBL
6. Pilihlah pernyataan yang benar berkaitan dengan bus
arbitration! (jawaban bisa lebih dari satu) (nilai 20)
A. Centralized arbitration dapat mencegah terjadinya rebutan
penggunaan bus
B. Arbiter merupakan pengatur penggunaan bus pada model
centralized arbitration
C. Kinerja komputer yang menggunakan distributed arbitration
lebih baik daripada komputer yang menggunakan centralized
arbitration
D. Kelebihan distributed arbitration adalah tidak perlu dibuat
unit/rangkaian bus controller
E. Arbiter merupakan pengatur penggunaan bus pada model
centralized arbitration, sedangkan bus controller merupakan
pengatur penggunaan bus pada model distributed arbitration

Organisasi dan Arsitektur Komputer – CSG2G3/2015 #6

Soal PBL
7. Perhatikan gambar contoh timing
diagram pada model bus sinkron di
bawah ini, kemudian pilihlah
pernyataan yang benar! (jawaban bisa
lebih dari satu) (nilai 20)
A. Signal/data c, g, dan b selalu
digunakan baik pada saat dilakukan
operasi read maupun write
B. Pada saat operasi write, maka urut-
urutan sinyal/data yang digunakan
adalah c-g-b-a-f-d-e
C. Pada saat operasi read, maka urut-
urutan sinyal/data yang digunakan
adalah c-g-b-f-d
D. Pada saat operasi write, maka urut-
urutan sinyal/data yang digunakan
adalah c-g-b-d-e
E. Pada saat T2 bisa dikirimkan
perintah read dan write secara
bersamaan
Organisasi dan Arsitektur Komputer – CSG2G3/2015 #7
Soal PBL
8. Gambar di atas merupakan PCI read timing diagram. Semua jalur signal
merupakan jalur aktif rendah (low).

Berdasarkan gambar PCI read timing diagram pada soal sebelumnya, pada
clock ke berapa masing-masing DATA-1, DATA-2, dan DATA-3 di atas mulai
dibaca? (nilai 30)
Organisasi dan Arsitektur Komputer – CSG2G3/2015 #8
Soal PBL
9. Berdasarkan gambar tersebut, maka pernyataan yang
salah adalah ..... (nilai 10)
A. Pada titik b, memory mulai mendeteksi alamat di bus
B. Pada titik c, CPU mengubah status dari Command
menjadi Byte enable
C. Pada titik d, memory menyimpan data-1 di bus
D. Pada titik f, memory mengirimkan sinyal data valid
E. Pada titik g, CPU tidak siap menerima data

Organisasi dan Arsitektur Komputer – CSG2G3/2015 #9

Soal PBL
10. Perhatikan gambar contoh urut-urutan ketika 2 buah modul I/O akan
menggunakan bus yang sama di bawah ini, kemudian jawablah pertanyaan-
pertanyaan di bawahnya!

a. Jelaskan urut-urutan yang terjadi pada clock ke-3! (nilai 10)

b. Jelaskan urut-urutan yang terjadi pada clock ke-6! (nilai 10)
Organisasi dan Arsitektur Komputer – CSG2G3/2015 #10
Catatan:
1. PBL (PR) dikerjakan sesuai dengan kelompok kecil (3-4 mhs)
2. Jawaban PR ditulis dengan tangan
3. Harus dituliskan nomor kelompok, nama, NIM, persentase
keterlibatan setiap anggota kelompok dalam mengerjakan PR
(0-100)
4. Harus ada tanda tangan anggota tim yang ikut mengerjakan
5. Dikumpulkan paling lambat Kamis 12 Maret 2015 pukul 16.30
di LC lantai 5 (ruang BPP)
6. Tiga kelompok yang mengumpulkan pertama kali (dibuktikan
dengan mengisi tabel yang telah disediakan) akan
mendapatkan bonus masing-masing 10.

Organisasi dan Arsitektur Komputer – CSG2G3/2015 #11