LAPORAN PRAKTIKUM 3

PRAKTIKUM VHDL

Disusun oleh:

Nama : Sofyantri Rahman

NIM : 2041170004

Kelas : 2D D4TE/20

PROGRAM STUDI D4 TEKNIK ELEKTRONIKA

POLITEKNIK NEGERI MALANG
2021/2022
 PRAKTIKUM 3

3.1 TUGAS:

1. Buatlah langkah yang sama seperti simulasi diatas dengan menggunakkan gerbang logika dasar OR.
2. KUMPULKAN dalam bentuk file .word seperti langkah-langkah cara pengerjaan file di atas. 3. Beri
nama file sesuai dengan nama masing-masing (tanpa spasi) supaya tidak terjadi error.

3.2.1 MEMBUAT FOLDER DAN FILE BARU

1. Buat folder untuk menyimpan. Disarankan alamat file tidak terlalu panjang dan nama folder
harus tanpa spasi. Bila direktori folde terlalu panjang dan degan spasi, hal ini memicu ada nya
error dalam proses RUN didalam software.

Contoh benar:

Contoh salah

Pada tab File, pilih Project Wizard

Pastikan pada setting Model SIM konfigurasinya seperti dibawah ini (Tools 
Option  EDA Tool Options  atur direktori model sim nya  OK)

Klik Next

Simpan file pada folder awal yang telah dibuat dan beri nama file (tanpa spasi)
 Pada jendela Family & Device Settings [ page 3 of 5 ] atur konfigurasi seperti
dibawah ini, lalu klik Next  Finish

MEMILIH DAN MENEMPATKAN KOMPONEN

Pada tab File, pilih New  Block Diagram/Schematic File  Ok.

Tentukan ukuran kertas pada tab File pilih Page Setup  Letter  OK
Untuk menggambar rangkaian, klik ikon Symbol Tool

Setelah muncul jendela baru, kolom Name ketik komponen INPUT  OK atau pada
folder ..\primitives\logic dan klik dua kali nama komponen  OK

Tata komponen seperti dibawah ini. Tekan Esc untuk mengeluarkan cursor dari
menu symbol tools
Ulang langkah ke 3-5 untuk mencari komponen OR2 (1 buah) dan Output (1 buah) pada
kolom pencarian (Name). Maka akan terbentuk rangkaian seperti ini :

MENAMBAHKAN HUBUNGAN UNTUK MEMBENTUK NET

Arahkan cursor ke salah satu kaki komponen, kemudia tahan, tarik garis ke
kaki komponen lain, atau seperti gambar dibawah ini :

Hubungkan seluruh kaki komponen ke kaki komponen lainnya hingga menjadi

seperti dibawh ini :
PELABELAN NET DAN PIN I/O
Klik dua kali pada kaki komponen atau klik kanan  Properties pada kaki
komponen, dan ubah nama nya menjadi
pin_name1  A  OK
pin_name2  B  OK
pin_name3  OUTPUT  OK
Catatan : Untuk port masukan biarkan default value sebagai VCC.

Maka hasil penamaannya seperti ini :

MENETAPKAN I/O PIN PADA KAKI FPGA

Setelah skematik tersimpan, pilih Processing  Start  Start Analysis &

Synthesis atau Ctrl+K

Pastikan tampilan hasil proses yang tidak error seperti dibawah ini
Untuk mengatur konfigurasi kaki komponen, pilih Assignment  Pin Planner.

Maka akan muncul sebuah jendela berisikan gambar FPGA seperti dibawah ini :

Pin dapat diurutkan dengan klik Direction

Untuk mengkonfigurasi kaki komponen dengan kaki komponen FPGA,
double-klik kiri pada kolom yang sebaris dengan port yang ditinjau
maka akan muncul list pin yang akan digunakan

Untuk percobaan ini, gunakan switch untuk input dan LED untuk output.
LED pada DE0 bersifat active low, dimana pada saat switch terbuka/tidak
ditekan, switch akan berlogika 1 karena ada rangkaian pull-up. Jika switch
tertutup/ditekan akan berlogika 0, lalu LED akan menyala.

Lalu atur location PIN seperti dibawah ini (dapat diketik langsung
pada kolom location)

SIMULASI
Kembali ke jendela awal. Kemudian pilih File → New →
University Program VWF  OK seperti dibawah ini :
Simpan file simulasi ini dengan nama tutor1.vwf dan akan
muncul jendela seperti ini

Untuk mengatur durasi atau periode yang digunakanpada tab Edit

 Set End Time dan untuk menentukan ukuran grid pilih Edit 
Grid Size

Pada kolom Name, klik kanan Insert noder or Bus  Node Finder
Pilih Filter  Pins: all  List maka akan mincul semua port
input/ output yang kita pakai. Klik tanda >> dan klik OK  OK

Maka akan muncul tampilan seperti dibawah ini. Klik port A  klik
Overwrite Clock atau klik kiri pada port A  klik kanan pada gambar sinyal
 ValueOverwrite Clock
Maka akan muncul segiempat yang berulang terus menerus dengan
periode tertentu.
Untuk menentukan bentuk sinyal input dapat diatur Pada jendela Clock
atur Time Period  Period  isi perioda sebesar 100 ns.

Ulangi langkah 5-8 untuk port masukan B dan Output. Namun setting
periode pada port B diubah menjadi 200 ns

Maka tampilan keseluruhan seperti dibawah ini

Simpan file simulasi dengan folder yang sama  Save

Pada tab Simulation, pilih Run Functional Simulation.

Maka akan muncul “Simulation Flow Progress” dan menenujukan bahwa

simulasi berhasil