Teknik Digital 2

Junaidi,S.T,M.T

Jurusan Teknik Elektro

Program Studi Teknik Telekomunikasi

2018
 Pengenalan FLIP - FLPO

Rangkaian dasar dari Flip-Flop dapat dibuat

dengan gate logika dasar, yaitu menggunakan
gate NAND atau NOR. Bila input S diberi
logika 1, input R diberi logika 0, maka output Q
= 0, demikian juga sebaliknya jika input S = 0,
R = 1 maka output Q = 1. Jika input S = 1, R =
1, maka output Q akan termemori, sedangkan
untuk input S = 0, R = 0 Output Q tidak
menentu. Kemudian untuk rangkaian FF
dibentuk dari gate NOR akan menghasilkan
output kebalikan dari NAND FF,

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 Flip-Flop dengan NAND Gate

Truth Table
S R OUTPUT
0 0 Tidak menentu
1 0 Q=0
0 1 Q=1
1 1 termemori

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 Flip – Flop Dengan NOR gate

Truth Table
S R OUTPUT

0 0 termemori

1 0 Q=1

0 1 Q=0

1 1 Tidak menentu

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 Set - Reset Flip flop
 Merupakan S R FF atau S C FF
 Dibentuk dari dua buah NAND gate atau NOR gate
 Operasinya disebut transparent latch, karena bagian
outputnya akan merespon input dengan caramengunci
nilai input yang diberikan (latch) Atau mengingat input
tersebut.

S R OUTPUT

0 0 Termemori (No change)

1 0 Q=1

0 1 Q=0
Tidak menentu
1 1
(Ambiguous)

Cross NOR SR FF

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 Konversi Nand

S
Q

Q
R

S R OUTPUT

1 1 Termemori (No change)

0 1 Q=1

1 0 Q=0
Tidak menentu
0 0
(Ambiguous)

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 IC SET – RESET (CLEAR) FLIP - FLOPS

S R OUTPUT

0 0 Termemori (No change)

1 0 Q=1

0 1 Q=0
Tidak menentu
1 1
(Ambiguous)

S R OUTPUT

0 0 Termemori (No change)

1 0 Q=1

0 1 Q=0
Tidak menentu
1 1
(Ambiguous)

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 Example : Each of the FFs in figure is initially in the state .
Determine the FF output in response to the input
shown

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 Jawab No a

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 Contoh penggunaan S-C FF
5V VCC

Alarm
RC

5V
R1

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 Cara kerja rangkaian

Gambar diatas merupakan alarm pencuri .

Pada awalnya Q = 0 alarm tdk aktif. Ketika
photocell diterangi transistor akan saturasi
sehingga tegangan pada S ~ 0 . Ketika
photocell gelap maka transistor turn off
sehingga tegangan pada S = 1 sehingg FF
dalam keadaan set, maka Q=1 sehingga
alarm aktif maka FF akan memory sampai
photocell diterangi kembali. Dan FF kembali
ke Q=0 ketika saklar dikembalikan ke 5 V
dan alarm seketika akan Off
Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 S R FF dengan Clock

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 J-K Flip Flop
Rangkaian dan simbol flip-flop JK
J Q
S Q
J
K Q
K
R Q
Simbol
J K OUTPUT

0 0 Unchanged

1 0 Q=1*

0 1 Q=0*

1 1 Toggles *

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 JK Flip-Flop
Symbol JK - FF

Simbol JK Flip-flop ada dua jenis, yaitu JK flip Flop yang

meresponse pada saat transisi clock naik, dan meresponse
pada saat transisi clock turun. Demikian juga untuk fasilitas set
dan preset. Pada pin diagram terlihat untuk IC 7473 yang
dilengkapai denga fasilitas Clear, sedangkan untuk jenis 7476,
diperlengkapi dengan fasilitas preset dan clear. Hal ini akan
merubah condisi output Flip-flop jika diinginkan kapan saja
disamping dia merensponse terhadap transisi clock.

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 J K OUTPUT
J Q
0 0 Unchanged

1 0 Q=1*

0 1 Q=0*
K Q
1 1 Toggles *

J
K

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 D Flip-Flop
Symbol D FF

Ada dua symbol D Flip-Flop, symbol D FF yang kedua

dilengkapi dengan fasilitas preset dan clear. D Flip-Flop
menggunakn fasilitas Set, memungkinkan Flip-Flop diset
sesuai dengan keperluan, demikian juga bila diinginkan reset
tanpa mempedulikan perioda clock input. Untuk melakukan
kondisi tersebut dilakukan dengan menghubungkannya
dengan input 0. Untuk IC yang dilengkapi dengan fasilitas Set
dan Clear ini dapat dihubungkan dengan VCC jika tidak
digunakan seperti terlihat pada contoh rangkaian.

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 D Q
0 Q = 0*
1 Q = 1*

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 D type Latch
X*

X
Combinatorial Y*
Y
logic
Z
circuit
Z*

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 D S Q

Clk Clk

C Q

D J Q

Clk Clk

K Q

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 D
S Q

Clk

R Q

CLK D OUTPUT

0 x Unchanged
X merupakan 0 atau 1
1 0 Q=0

1 1 Q=1

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 Flip flop input Sinkron dan Asinkron

Pada flip flop SR, JK dan D FF mempunyai input pengontrol input

ini disebut input pengontrol karena inputnya disinkronkan dengan
Clk input. Sedang input Asinkron bekerja secara bebas , input ini
dapat digunakan untuk mengeset FF menuju 1 atau mereset FF
menuju 0 tanpa memperdulkan keadaan pada input lain. Maka
input Asinkron ini disebut juga input Override (berkuasa)

DC Set DC Clear OUTPUT

J Q
0 0 Tak menentu
Clk 0 1 Q=1

1 0 Q=0
K Q
1 1 Tak berpengaruh

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 Master Slave Flip Flop

Master-Slave JK flip-flop dapat disusun dari

dua flip-flop RS Yang satu bertindak sebagai
Master (tuan) lainnya sebagai Slave (budak)/
yang mengikuti keadaan keluaran flip-flop
induk sesaat sesudah berlalunya perubahan
keluaran itu. Perbedaan waktu perubahan
keadaan Master dan Slave ini terjadi karena
adanya inverter antara pulsa Clock untuk FF
Master dan masukan FF Slave

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 MASTER SLAVE
SET Q
S QM S QS
1 3

CL
K

2 C QM
4 c
QS
Q
CLEAR

MASTER SLAVE FLIP

FLOP
M/S FF akan memberikan respon bila CLK berada pada level 1 apabila CLK rendah
maka gate 1 d 2 disable maka outputnya dipaksa rendah tanpa memperdulikan input

lainnya. Apabila CLK input tinggi ,S dan C dari slave rendah maka slave FF tidak
dapat merubah keadaan cara kerja lengkap dapat dilihat pada langkah berikut :
1. CLK tinggi , gate 3 dan 4 disable maka slave tidak dapat merubah keadaan .
2. CLK tiggi gate 1 dan 2 Enable maka kedua gate S dan C dari master dapat
mengubah keadaan sesuai level S dan C input selama CLK tinggi.

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
3. Bila CLK rendah, maka gate 1 dan 2 disable untuk
mencegah master mengubah keadaan tanpa memperdulikan apa
yang terjadi pada S dan C input pada saat yang sama gate 3 dan 4
enable sehingga QM dan QM dibiarkan lewat menuju S dan C input
dari Slave. Berarti output Q tergantung dari hasil master dan
master tidak akan mengubah keadaan pada saat CLK rendah
4. Bila CLK kembali tinggi master bebas untuk memberikan respon
pada S dan C input dan slave tetap pada keadaan sebelumnya
karena gate 3 dan 4 disable
Keadaan ini dapat dilihat pada operasi pulsa berikut.

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
 SET

CLEAR

CLK

Master QM

Slave QS

t1 t2 t3 t4 t5 t6 t7

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
Bila pulsa Clock FF master logika 1, maka keluarannya akan berubah
menurut keadaan masukan J dan K pada saat itu, sesuai dengan
tabel.karena adanya inverter pada masukan flip-flop slave, maka
masukan S dan R flip-flop slave itu akan tetap 0 dan keluarannya tidak
mengalami perubahan. pada saat clock master kembali 0, yang ber­arti
keluaran inverter menjadi 1, maka keluaran slave berubah menurut
keadaan keluaran master saat itu, yaitu keadaannya sesudah clock.

Junaidi,S.T,M.T
Maret 2018
Teknik Digital 2
Bila clock logika 0, maka gate-gate AND pada masukan
slave aktif dan keluaran Q akan mengikuti keadaan P
karena hanya ada dua kemungkinan kombinasi RS
untuk slave, yaitu RS= 10 atau RS= 01. Bila P= 1 maka
RS= 01 dan Q menjadi 1 sedangkan bila P= 0, maka
RS= 10 dan Q menjadi 0.
Dengan susunan ini, dapat dijamin bahwa persamaan
flip-flop Q+ = Q /K + /Q J akan tetap dipenuhi sejauh
keadaan J dan K hanya berubah di antara dua pulsa
clock positif (selagi CP= 1).
Bila J dan/atau K berubah selagi CP= 0, maka apa
yang dipindahkan ke flip-flop slave adalah keadaan P
akibat perubahan terakhir sebelum CP berubah menjadi
0. hal ini dapat dilihat pada pulsa berikut
D