Nama : Reni Hardianti

NIM : 11555202569
Kelas : TEI V
Mata Kuliah : PSE
Tugas ke :V
Carilah dan Simulasikan ADC dalam bentuk FULL ADDER dengan kondisi ( When, Else )
menggunakan Aplikasi Quartus II !

a. Full Adder
Rangkaian full adder ialah menambahkan tiga bilangan biner satu bit (A B Cin) dan
menghasilkan dua bilangan biner satu bit, jumlah (S) dan carry (Cout). Tabel Kebenaran
menggambarkan fungsionalitas full adder. Jumlah (S) output dalam keadaan High bila jumlah
ganjil input High. Cout adalah keluaran High, bila dua atau lebih input logika High. VHDL
Code untuk full adder juga bisa dibangun dengan 2 half adder Port mapping ke full adder.

A
S
B
Cout
Cin

b. Tabel Kebenaran

Cin B A S Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
c. Gerbang Logika

d. Program VHDL Full Adder

LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY TUGAS5 is

PORT(A,B,Cin : IN BIT;

S,Cout : OUT BIT);

END TUGAS5;

ARCHITECTURE TUGAS of TUGAS5 is

BEGIN

S<= '1' WHEN (A='1' AND B='0' AND Cin='0') else

'1' WHEN (A='0' AND B='1' AND Cin='0') else

'1' WHEN (A='0' AND B='0' AND Cin='1') else

 '1' WHEN (A='1' AND B='1' AND Cin='1') else

'0';

Cout <= '1' WHEN (A='1' AND B='1' AND Cin='0') else

'1' WHEN (A='1' AND B='0' AND Cin='1') else

'1' WHEN (A='0' AND B='1' AND Cin='1') else

'1' WHEN (A='1' AND B='1' AND Cin='1') else

'0';

END TUGAS;

Langkah langkah simulasi :

1. Masukkan program ke Aplikasi Quartus dalam bentuk VHDL File

 2. Masukkan nilai input : A, B, Cin berdasarkan nilai pada tabel kebenaran.

3. Jika selesai, kita running kan simulasinya. Sehingga hasil ouputnya seperti berikut :

Sumber : http://allaboutfpga.com/vhdl-code-for-full-adder/