Anda di halaman 1dari 15

Nama : Rizalina Nur Afifah

NIM : 160533611512

Offering : PTIB

Matkul : Digital dan Mikroprosesor

REGISTER SISO

INPUTAN SER=0

1NPUTAN SER=1
Tabel kebenaran simulasi register SISO

MASUKAN LUARAN
SER CLK1 Q Q’
0  0 1
1  1 0

ANALISIS

Pada rangkaian SISO ini menggunakan flip flop D(Data), dimana flip keluarannya selalu
sama dengan masukan yang diberikan Prinsip kerja dari register SISO yaitu informasi/data
dimasukan melalui word in dan akan dikeluarkan jika ada denyut lonceng berlalu dari 1 ke 0.
Karena jalan keluarnya flip-flop satu dihubungkan kepada jalan masuk flip-flop berikutnya,
maka informasi didalam register akan digrser ke kanan selama tebing dari denyut lonceng
(Clock). Dalam register SISO ini data inputan akan masuk ke dalam flip flop pertama
bersamaan dengan klock yang dibagi menjadi 2 yaitu clock1 dan clock2, dimana clock1
tersebut kemudian akan masuk ke dalam IC 74LS165 kaki 2(CLK) dan clock 2 tersebut
kemudian akan masuk pada IC 74LS165 kaki ke15. Untuk nilai dari clock 2 (kaki ke15)
tersebut bernilai 0, dan kaki ke 1 (PL) selalu bernilai 1 karena sebagai power dari rangkaian
tersebut. Kemudian data dari clock 1, clock 2, dan nilai inputan tersebut akan masuk ke
dalam flip flop IC 74LS165, dimana pada IC tersebut terdapat gerbang logika NOT(gerbang
pembalik) artinya nilai dari data inputan tersebut akan diinverskan (dibalik) sebagai hasil dari
flip flop yang pertama , kemudian hasil dari flip-flop pertama tersebut akan bergeser ke flip
flop selanjutnya(sebelah kanan) secara seri bersamaan dengan clock yang telah ditekan.
Sehingga akan menghasilkan outputan berupa serial data output dimana data tersebut
diperoleh dari hasil setiap flip flop yang digeser hingga clock tersebut tidak ditekan atau
tebing dari denyut lonceng (Clock).
REGISTER PISO

INPUT P0=0; P1=0; P2=0; P3=0; P4=0; P5=0; P6=0; P7=0; PL=0; CLOCK2=0

INPUT P0=0; P1=0; P2=0; P3=0; P4=0; P5=0; P6=0; P7=0; PL=0; CLOCK2=1

INPUT P0=0; P1=0; P2=0; P3=0; P4=0; P5=0; P6=0; P7=0; PL=1; CLOCK2=0
INPUT P0=0; P1=0; P2=0; P3=0; P4=0; P5=0; P6=0; P7=0; PL=1; CLOCK2=1

INPUT P0=0; P1=1; P2=0; P3=1; P4=0; P5=1; P6=0; P7=1; PL=0; CLOCK2=0

INPUT P0=0; P1=1; P2=0; P3=1; P4=0; P5=1; P6=0; P7=1; PL=0; CLOCK2=1
INPUT P0=0; P1=1; P2=0; P3=1; P4=0; P5=1; P6=0; P7=1; PL=1; CLOCK2=0

INPUT P0=0; P1=1; P2=0; P3=1; P4=0; P5=1; P6=0; P7=1; PL=1; CLOCK2=1

INPUT P0=0; P1=0; P2=1; P3=1; P4=0; P5=0; P6=1; P7=1; PL=0; CLOCK2=0
INPUT P0=0; P1=0; P2=1; P3=1; P4=0; P5=0; P6=1; P7=1; PL=0; CLOCK2=1

INPUT P0=0; P1=0; P2=1; P3=1; P4=0; P5=0; P6=1; P7=1; PL=1; CLOCK2=0

INPUT P0=0; P1=0; P2=1; P3=1; P4=0; P5=0; P6=1; P7=1; PL=1; CLOCK2=1
INPUT P0=1; P1=1; P2=0; P3=0; P4=1; P5=1; P6=0; P7=0; PL=0; CLOCK2=0

INPUT P0=1; P1=1; P2=0; P3=0; P4=1; P5=1; P6=0; P7=0; PL=0; CLOCK2=1

INPUT P0=1; P1=1; P2=0; P3=0; P4=1; P5=1; P6=0; P7=0; PL=1; CLOCK2=0
INPUT P0=1; P1=1; P2=0; P3=0; P4=1; P5=1; P6=0; P7=0; PL=1; CLOCK2=1

INPUT P0=1; P1=1; P2=1; P3=0; P4=0; P5=0; P6=1; P7=1; PL=0; CLOCK2=0

INPUT P0=1; P1=1; P2=1; P3=0; P4=0; P5=0; P6=1; P7=1; PL=0; CLOCK2=1
INPUT P0=1; P1=1; P2=1; P3=0; P4=0; P5=0; P6=1; P7=1; PL=1; CLOCK2=0

INPUT P0=1; P1=1; P2=1; P3=0; P4=0; P5=0; P6=1; P7=1; PL=1; CLOCK2=1

INPUT P0=1; P1=1; P2=1; P3=1; P4=0; P5=0; P6=0; P7=0; PL=0; CLOCK2=0
INPUT P0=1; P1=1; P2=1; P3=1; P4=0; P5=0; P6=0; P7=0; PL=0; CLOCK2=1

INPUT P0=1; P1=1; P2=1; P3=1; P4=0; P5=0; P6=0; P7=0; PL=1; CLOCK2=0

INPUT P0=1; P1=1; P2=1; P3=1; P4=0; P5=0; P6=0; P7=0; PL=1; CLOCK2=1
INPUT P0=0; P1=0; P2=0; P3=0; P4=1; P5=1; P6=1; P7=1; PL=0; CLOCK2=0

INPUT P0=0; P1=0; P2=0; P3=0; P4=1; P5=1; P6=1; P7=1; PL=0; CLOCK2=1

INPUT P0=0; P1=0; P2=0; P3=0; P4=1; P5=1; P6=1; P7=1; PL=1; CLOCK2=0
INPUT P0=0; P1=0; P2=0; P3=0; P4=1; P5=1; P6=1; P7=1; PL=1; CLOCK2=1

INPUT P0=1; P1=1; P2=1; P3=1; P4=1; P5=1; P6=1; P7=1;PL=0; CLOCK2=0

INPUT P0=1; P1=1; P2=1; P3=1; P4=1; P5=1; P6=1; P7=1; PL=0; CLOCK2=1
INPUT P0=1; P1=1; P2=1; P3=1; P4=1; P5=1; P6=1; P7=1; PL=1; CLOCK2=0

INPUT P0=1; P1=1; P2=1; P3=1; P4=1; P5=1; P6=1; P7=1; PL=1; CLOCK2=1
Tabel kebenaran simulasi register PISO

INPUTAN OUTPUT
PO P1 P2 P3 P4 P5 P6 P7 PL CLK CLK Q Q’
2 1
0 0 0 0 0 0 0 0 0 0 ↑ 0 1
0 0 0 0 0 0 0 0 0 1 ↑ 0 1
0 0 0 0 0 0 0 0 1 0 ↑ 0 1
0 0 0 0 0 0 0 0 1 1 ↑ 0 1
0 1 0 1 0 1 0 1 0 0 ↑ 1 0
0 1 0 1 0 1 0 1 0 1 ↑ 1 0
0 1 0 1 0 1 0 1 1 0 ↑ 0 1
0 1 0 1 0 1 0 1 1 1 ↑ 0 1
0 0 1 1 0 0 1 1 0 0 ↑ 1 0
0 0 1 1 0 0 1 1 0 1 ↑ 1 0
0 0 1 1 0 0 1 1 1 0 ↑ 0 1
0 0 1 1 0 0 1 1 1 1 ↑ 0 1
1 1 0 0 1 1 0 0 0 0 ↑ 0 1
1 1 0 0 1 1 0 0 0 1 ↑ 0 1
1 1 0 0 1 1 0 0 1 0 ↑ 0 1
1 1 0 0 1 1 0 0 1 1 ↑ 0 1
1 1 1 0 0 0 1 1 0 0 ↑ 1 0
1 1 1 0 0 0 1 1 0 1 ↑ 1 0
1 1 1 0 0 0 1 1 1 0 ↑ 0 1
1 1 1 0 0 0 1 1 1 1 ↑ 0 1
1 1 1 1 0 0 0 0 0 0 ↑ 0 1
1 1 1 1 0 0 0 0 0 1 ↑ 0 1
1 1 1 1 0 0 0 0 1 0 ↑ 0 1
1 1 1 1 0 0 0 0 1 1 ↑ 0 1
0 0 0 0 1 1 1 1 0 0 ↑ 1 0
0 0 0 0 1 1 1 1 0 1 ↑ 1 0
0 0 0 0 1 1 1 1 1 0 ↑ 0 1
0 0 0 0 1 1 1 1 1 1 ↑ 0 1
1 1 1 1 1 1 1 1 0 0 ↑ 1 0
1 1 1 1 1 1 1 1 0 1 ↑ 1 0
1 1 1 1 1 1 1 1 1 0 ↑ 0 1
1 1 1 1 1 1 1 1 1 1 ↑ 0 1
ANALISIS

Pada rangkaian di atas kami menggunakan IC 74LS165 dan IC 74LS14. Pada IC 74LS14
terdapat gerbang logika NOT. Pada rangkaian ini menggunakan flip flop D(Data), dimana
flip keluarannya selalu sama dengan masukan yang diberikan pada rangkaian ini menggunaan
switch, dimana switch tersebut dimulai dari 0. Semua jalan yang masuk clock akan
dihubungkan secara seri. Data yang terdapat di A, B, C, D akan dimasukkan ke flip flop
secara bersamaan. Jadi ketika data yang pertama kali masuk (data load=0) maka semua pintu
NAND akan mengeluarkan 1, sehingga akan masuk ke dalam set dan reset dengan logika 1
yang berarti jalan masuk set dan reset tidak berpengaruh. Tetapi jika data load diberi logika 1
, maka semua input paralel dilewatkan oleh NAND

Prinsip kerja dari rangkaian PISO adalah data masuk Load = 0, maka semua pintu NAND
mengeluarkan 1, sehingga jalan masuk Set dan Reset tidak berpengaruh. Jika data Load = 1
maka semua inputa paralel akan dilewatkan oleh NAND. Misalnya jalan masuk A=1, maka
pintu NAND 1 AKAN mengeluarkan logika 0 yang merupakan hasil pengkonversian antara
logika 1 yang diperoleh dari data load dengan nilai A pada jalan masuk tersebut. Sesuai
degan prinsip dari gerbang logika NAND apabila salah satu atau kedua inputan tersebut
berlogika 1 maka akan menghasilkan keluaran dengan logika 0, sebaliknya jika satu atau
kedua inputan tersebut berlogika 0maka akan menghasilkan keluaran dengan logika 1.
Selanjutnya untuk pintu NAND 2 akan menghasilkan keluaran dengan logika 1, karena pada
sebelum masuk ke dalam gerbang logika NAND 2 nilai dari A masuk pada gerbang logika
NOT yang merupakan invers dari nilai A yaitu dengan logika 0. Kemudian hasil
penkonversian dari gerbang logika NOT tersebut akan masuk gerbang NAND 2 dengan data
load dengan logika 1. Sehingga akan menghasilkan keluaran dengan logika 1. Sesuai degan
prinsip dari gerbang logika NAND apabila salah satu atau kedua inputan tersebut berlogika 1
maka akan menghasilkan keluaran dengan logika 0, sebaliknya jika satu atau kedua inputan
tersebut berlogika 0maka akan menghasilkan keluaran dengan logika 1. Sehingga flip-flop di
set menjadi Q=1. Karena di dalam flip flop yang digunakan adalah flip flop D, dimana di
dalam flip-flop D tersebut terdapat gerbang logikan NOT(gerbang pembalik), sehingga hasil
dari maka data yang dikirimkan dari kedua gerbang NAND tersebut akan diinverskan dengan
menggunakan gerbang logika NOT. Kemudian hasil dari pengkonversian flip-flop dengan
logika dari clock tersebut kemudian dikirimkan ke flip-flop selanjutnya sampai pada flip flop
ke -4 dengan jalan rangkaian yang sama dan menghasilkan serial output.