PRAKTIKUM RANGKAIAN DIGITAL

LAPORAN UJIAN TENGAH SEMESTER

GATE-GATE LOGIKA
Disusun Untuk Memenuhi Ujian
Mata Kuliah Praktikum Rangkaian Digital
Semester 1

PEMBIMBING :
Hadiwiyatno, S.T, M.T

Penyusun:
Nama : adam satria agung
Kelas : 1B JTD
Absen : 02
NIM : 1841160096

JARINGAN TELEKOMUNIKASI DIGITAL

TEKNIK ELEKTRO
POLITEKNIK NEGERI MALANG
2019
I. Tujuan

Setelah menyelesaikan praktikum UTS ini, mahasiswa diharapkan :

• Mampu memahami prinsip kerja Gate-gate logika.
• Mampu mengoperasikan IC Gate-gate logika TTL 7400, 7402, 7404, 7408, 7432 dan 7486.
• Mampu menerapkan IC Gate-gate logika pada persamaan logika.

II. Alat dan Komponen

• Protoboard satu buah.

• IC Gate-gate logika TTL 7404, 7408, 7432.
• Modul LED @ satu buah.
• Catu Daya 0 - 5 volt DC satu buah.
• Kabel penghubung secukupnya.

III. Teori
Pada Operasi logika Boolean ada tiga operasi logika dasar, yaitu :
1. Logika Penjumlahan / Operasi OR ( + ) : Gate OR
2. Logika Perkalian / Operasi AND ( . ) : Gate AND
3. Logika Komplementasi (Inversi) / Operasi NOT ( ¯ / ' ) : Gate NOT
Tabel Kebenaran Operasi OR
Input Output
B A X=A+B
0 0 0
0 1 1
1 0 1
1 1 1
Tabel Kebenaran Operasi AND
Input Output
B A X=A.B
0 0 0
0 1 0
1 0 0
1 1 1

Tabel Kebenaran Operasi NOT / Inverter

Input Output
A X=
0 1
1 0

Operasi logika Boolean Pengembangan :

4. Operasi NOR ( + ) : Gate NOR
5. Operasi NAND ( + ) : Gate NAND
6. Operasi Exclusive - OR ( + ) : Gate XOR

Tabel Kebenaran Operasi NOR

Input Output
B A X=
0 0 1
0 1 0
1 0 0
1 1 0
 Tabel Kebenaran Operasi NAND
Input Output
B A X=
0 0 1
0 1 1
1 0 1
1 1 0

Tabel Kebenaran Operasi Ex-OR

Input Output
B A X=A B
0 0 0
0 1 1
1 0 1
1 1 0

Contoh rangkaian terintegrasi (Integrated Circuit / IC) Gate-gate logika pada TTL (Transistor
Transistor Logic) ada banyak, diantaranya adalah : 7400 : Gate NAND, 7402 : Gate NOR, 7404 :
Gate NOT / Inverter, 7408 : Gate AND, 7432 : Gate OR dan 7486 : Gate Ex-OR.
Soal UTS:

2. K = AB’C’+AD’+A’B’C’D’+C’D+A’C’D’+A’B’CD’

=AB’C’+AD’+C’D+A’

Rangkaian gerbang logika

Tabel kebenaran

A3 A2 A1 A0 output

0 0 0 0 1

0 0 0 1 1

0 0 1 0 1

0 0 1 1 1

0 1 0 0 1

0 1 0 1 1

0 1 1 0 1

0 1 1 1 1

1 0 0 0 1

1 0 0 1 1

1 0 1 0 1

1 0 1 1 0

1 1 0 0 1

1 1 0 1 1

1 1 1 0 1

1 1 1 1 0