LAPORAN PRAKTIKUM ELEKTRONIKA II

GERBANG LOGIKA DASAR

Laporan Hasil Praktikum Untuk Memenuhi

Tugas Mata Kuliah Yang diampu oleh Bapak Samsul Hidayat

KELOMPOK 2 :

1. Diana Regita Ayu Ning Tyas ( 210322607249 )

2. Michele Amanda A Aritonang ( 210322607203 )
3. Makrifatun Nisak Nur Hidayah ( 210322607268 )

Off/semester : G1-AMM/03

DEPARTMENT MATEMATIKA DAN ILMU PENGETAHUAN ALAM

UNIVERSITAS NEGERI MALANG

NOVEMBER 2022
 BAB I

PENDAHULUAN

A. Tujuan

Tujuan dari praktikum ini adalah memahami prinsip kerja flip-flop.

B. Tujuan Khusus
 Mengetahui diagram waktu flip-flop
 Mengetahui pengaruh kondisi S dan R terhadap keluaran Q dan negasinya.

C. Dasar Teori

Flip-flop adalah peranti dasar untuk menyimpan informasi pada sistem digital.
Piranti ini selalu mempertahankan keadaan biner selama ada daya yang masuk. Ada
beberapa tipe flip-flop yang berbeda, tergantung implementasi sirkuit. Namun,
seluruh tipe flip-flop memiliki karakteristik, yaitu seluruh flip-flop memiliki dua
output yang saling berlawanan nilainya dan seluruh flip-flop adalah peranti bistable;
yaitu peranti yang memiliki dua output stabil. Tipe flip-flop yang paling dasar adalah
latches, yang merespon perubahan level sinyal masukan. Sedangkan tipe berikutnya
adalah flip-flop yang tersusun dari lathes dan merespon perubahan masukan hanya
pada saat transisi sinyal masukan kontrol (sinyal clock).

Gambar 1.1 Diagram blok SR (Zuhal, 2004)

SR Latch memiliki dua input, yaitu S dan R, serta dua output, yaitu Q dan Q .

Gambar 1.2 SR Latch dengan menggunakan gerbang NOR(Zuhal,2004)

 Input Output
S R Q Q
0 0 Qp Qp
0 1 0 1
1 0 1 0
1 1 Tidak didefinisikan
Tabel 1.1 Tabel kebenaran SR Latch dengan gerbang NOR(Zuhal, 2004)

Dapat disimpulkan bahwa kombinasi S=0 dan R=0 menghasilkan output yang
sama dengan output sebelumnya. Notasi p menyatakan previous atau sebelumnya.
Kombinasi S=1 dan R=1 tidak didefinisikan karena akan menghasilkan Q dan Q =0
sehingga melanggar aturan Q dan Q yang nilainya harus berlawanan(Zuhal, 2004).

Rangkaian flip-flop yang dapat menghindari pemacuan (race) adalah

rangkaian flip-flop JK Master Slave (MS). Flip-flop ini merupakan kombinasi dari
dua buah penahan yang diatur dengan Master (majikan) yang diatur oleh sinyal
pendetak yang bernilai positif dan Slave (budak) yang merupakan penahan yang
diatur oleh sinyal pendetak negatif. Prinsip kerjanya adalah sebagai berikut. Pada saat
sinyal berapa pada tingkat energi tinggi, Master aktif dan Slave tidak aktif. Pada saat
sinyal berdetak pada tingkat rendah, Master menjadi tidak aktif dan Slave menjadi
aktif. Sesuatu yang dilakukan Master akan diikuti oleh Slave, yaitu bila Master dibuat
keadaan menjadi keadaan SET pada sinyal pendetak 1 (tinggi), maka Slave akan
menjadi SET ketika sinyal pendetak menjadi 0 (rendah). Begitu pula sebaliknya, apa
yang dilakukan oleh Slave tidak akan diikuti oleh Master(Widjanarka, 2006).

Beberapa penerapan yang penting dari flip-flop adalah flip-flop dapat

digunakan sebagai bagian dari rangkaian memori, untuk menghapus getaran tombol,
sebagai bangunan penghalang pada rangkaian sekuensial seperti counter dan register,
dan sebagai rangkaian penunda (delay). Lebih lengkapnya mengenai aplikasi flip-flop
sebagai debounce eliminator atau penghilang getaran adalah sebagai berikut. Untuk
pedoman interfacing ke sistem digital, biasanya tombol dorong (push Buton key)
digunakan. Tombol ini ketika ditekan beberapa saat, ma terjadi buka dan tutupnya
sakelar sebelum terjadinya pembacaan yang stabil. Masalah ini disebut sebagai Key
debounce. Masalah ini tidak diinginkan dan harus dihindari(Godse, 2009).

Penggabungan master-slave dapat dibangun dari berbagai macam tipe flip-

flop. Pada gambar ditunjukkan salah satu cara untuk membuat master-slave JK flip-
flop. Rangkaian ini terdiri dari clocked JK flip-flop sebagai master dan clocked SR
flip-flop sebagai slave. Seperti master-slave SR, keluaran master flip-flop menjadi
masukan slave flip-flop. Sinyal pewaktu (clock) terhubung searah ke master flip-flop,
tetapi pewaktu juga terhubung melalui inverter ke slave flip-flop. Bahkan informasi
yang dibawa oleh masukan J dan K disalurkan ke keluaran master flip-flop pada pulsa
pewaktu positif dan informasi tersebut dijaga hingga terjadi pulsa pewaktu negatif,
sehingga informasi dibolehkan untuk melewati keluaran slave flip-flop. Keluaran
slave flip-flop terhubung sebagai input ketiga dari master JK flip-flop(Godse, 2009).
 Sebuah masukan clock dapat ditambahkan ke rangkaian asynchronous untuk
membentuk clocked SR flip-flop. Selama clock berada pada nilai 0, keluaran dari
kedua gerbang AND adalah 0, dan kemudian keadaan flip-flop tidak berubah. Nilai S
dan R hanya ditunjukkan dari masukan flip-flop (S dan R) selama pulsa clock. Lalu
clock mengontrol semua perubahan dari rangkaian synchronous. Diberikan kondisi
sekarang masukan S dan R, lalu keadaan selanjutnya dari flip-flop dapat diketahui.
Tabel di bawah ini diperoleh dari penyusunan ulang tabel keadaannya, maka keadaan
selanjutnya dapat diketahui dengan mudah sekali dengan keadaan sekarang dan
kondisi masukan yang kita ketahui. Persamaan karakteristik diperoleh dari tabel
keadaan yang diperoleh dari operasi flip-flop pada bentuk persamaannya. Ini
diperoleh dengan penggambaran dan penyederhanaan Q(t+1) pada kondisi dari S, R,
dan Q(t) pada K-map, dimana kondisi masukan yang “tidak diperbolehkan” disebut
sebagai don’t Care(Shiva, 1998).

Gambar 1.5 Clocked SR flip-flop (a) rangkaian, (b) grafik simbol, (c) tabel keadaan,
dan (d) persamaan karakteristik(Shiva, 1998)
Perhatikan masukan yang ada pada J dan K. Aliran tegangan yang dibutuhkan
untuk mengendalikan flip-flop dan masukannya adalah CLK. Keluaran dari JK flip-
flop ini adalah Q dan Q . Q merupakan pelengkap dari Q. Jika nilai masukan
clock=1, J, dan K adalah 0, maka keluaran flip-flop sama dengan yang sebelumnya.
Jika masukan clock bernilai 1sedangkan J =0 dan K=1, maka nilai keluaran Q=0 dan
Q =1. Flip=flop dikatakan pada keadaan RESET, yaitu saat Q diset dengan nilai
keluaran = 0. Jika J=1 dan K=0, maka nilai keluarannya akan saling bertukar, dan
keadaan ini yang disebut sebagai keadaan SET. Jika nilai masukan J dan K bernilai
 1, flip-flop berada pada keadaan toogle. Artinya nilai keluaran Q dan Q akan
selang-seling bila Clock bernilai =1(Salwani, 1990).

D. Prosedure Pelaksanaan
 Pastikan tegangan yang akan Anda gunakan sebesar 5 Volt DC.
 Anda dapat memilih salah satu rangkaian, rangkaian Gambar 3.1 atau Gambar
3.2
 Rangkaiakan E4, R8, IC4:A, IC4:B, R10, L6 pada project board
 Sambungkan powr supplay 5 V DC dengan rangkaian
 Amati L6
 Jika L6 sudah berkedip-kedip, maka bagian rangkaian osilator sudah bekerja.
 Jika kedipan hidup atau matinya kurang dari 1 detik, ubahlah nilai E4,
sehingga mendapatkan durasi 1-2 detik
 Lakukan langkah 2-6 untuk rangkaian C3, R7, IC2:C, IC2:D, R9, L5.

Gambar 3.1 Oscillator dan Flip-Flop dari Gerbang NAND

 Rangkaiakan IC2:A 74132, IC2:B 74132, R12, L7, R11, L8.
 Usahakan nyala L6 dan L5 tidak bersamaan, misalnya dengan mengubah nilai
R atau C osilator.
 Sambungkan O1 ke S dan dan O2 ke R
 Gambarlah diagram waktu untuk S, R, Q, dan negasi Q.

E. Alat dan Komponen

 Bread Board
 Resistor
 IC7414, IC7402, IC7413
 LED
 Kabel Konektor
 Arus 5V
F. Skema Rangkaian

G. Data Pengamatan
 Rangkaian 1

S R Q Q negasi
0 0 0 0
0 1 0 0
1 0 1 0
1 1 1 1
 Rangkaian 2