MODUL VIII REGISTER

ABDUL AZIS (2210631160023)

Asisten: Regita Aulia Safitri,Tyo Bima Pratama
Tanggal Percobaan: 25/10/2023
TLE61617-PRAKTIKUM SISTEM DIGITAL
Laboratorium Dasar Teknik Elektro – Fakultas Teknik Unsika

Abstrak yang memungkinkan transfer data dalam berbagai

mode, baik secara serial maupun paralel [1].
Pada modul Register ini, praktikan menjalani 3 kali
Praktikum ini juga membantu praktikan
percobaan dengan rangkaian shif register berbeda yang mana
memahami konsep-konsep dasar terkait dengan
setisp percobaanya melibatkan perancangan dan pengujian.
operasi dan penggunaan ketiga jenis register ini.
Shift Register adalah jenis rangkaian logika sekuensial yang
Pada modul ini terdapat 3 kali percobaan
dapat digunakan untuk menyimpan dan mentransfer data.
diantaranya yaitu:
Rangkaian logika sekuensial Shift Register mengambil data
dari input, lalu menggesernya ke output pada setiap siklus
Percobaan pertama terkaitu Percobaan SIPO
clock. Tiga jenis rangkaian shif register t tersebut yaitu adalah
(Register Serial-In Parallel-Out) yang akan
percobaan pertama tekait SIPO (Serial In Parallel Out),
membahas pengenalan data ke dalam register
percobaan kedua terkait PISO (Parallel In Serial Out), dan
secara serial dan pengeluarannya secara paralel.
percobaan terakhir terkait PIPO (Parallel In Parallel Out).
praktikan akan melihat bagaimana data mengalir
Hasil praktikum mengungkapkan bahwa dalam konteks
melalui register dan bagaimana perubahan jam
register, register serial in parallel out (SISO) memungkinkan
memengaruhi perpindahan data.
pengubahan data dari serial ke paralel. Register paralel in
serial out (PISO) memungkinkan pengambilan data paralel,
Percobaan kedua terkait PISO (Parallel In Serial
dan mengeluarkan data seri, sementara register paralel in
Out) percobaan ini akan membahas konsep
parallel out (PIPO) data memasuki dan keluar dari register
sebaliknya, yaitu pengenalan data secara paralel
secara paralel . Praktikum ini memberikan pemahaman yang
dan pengeluarannya secara serial. praktikan akan
lebih baik tentang karakteristik masing-masing jenis register,
memahami bagaimana data dikumpulkan dalam
memungkinkan analisis hubungan antara input dan output,
bentuk paralel dan kemudian diambil satu per satu
serta menggambarkan pengaruh sinyal kontrol pada operasi
dalam urutan tertentu.
register tersebut.
Kata kunci: Register, SISO, SIPO, PIPO. Percobaan PIPO (Parallel In Parallel Out) atau
percobaan ketiga akan membahas register yang
1. PENDAHULUAN mengizinkan kedua proses input dan ouput secara
paralel. Ini adalah salah satu tipe register yang
Praktikum ini bertujuan untuk memberikan paling umum digunakan dalam aplikasi digital.
pemahaman yang lebih mendalam tentang register
dan operasinya dalam sistem digital. Shift Register Ketiga percobaan tersebut akan menggunakan
yaitu jenis rangkaian logika sekuensial yang dapat Altera DE1 untuk mengimplementasikan konsep-
digunakan untuk menyimpan dan mentransfer konsep dan mengamati bagaimana data mengalir
data. Rangkaian logika sekuensial Shift Register melalui register yang disajikan dalam tabel
mengambil data dari input, lalu menggesernya ke kebenaran setiap percobaanya.
output pada setiap siklus clock [1]. Dalam
praktikum ini, praktikan akan fokus pada Dengan memahami perbedaan dan kegunaan dari
percobaan dengan tiga jenis register yaitu ketiga jenis register ini, praktikan akan memiliki
percobaan pertama tekait SIPO (Serial In Parallel dasar yang kuat untuk merancang dan
Out), percobaan kedua terkait PISO (Parallel In mengimplementasikan sirkuit digital yang lebih
Serial Out), dan percobaan terakhir terkait PIPO kompleks. Praktikum ini juga akan membantu
(Parallel In Parallel Out). Masing-masing jenis praktikan memahami konsep-konsep yang penting
register tersebut memiliki cara kerja dan aplikasi
yang berbeda.

Pada dasarnya, register merupakan rangkaian flip-

flop yang digunakan untuk menyimpan data.
Mereka memiliki sejumlah pintu masuk dan keluar

1
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
dalam sistem digital, seperti sinkronisasi dengan
sinyal jam dan transfer data secara berurutan.
2.2 SHIFT REGISTER SERIAL IN PARALEL
2. STUDI PUSTAKA OUT
Bagian ini berisi uraian terkait register dan jenis- Register geser Serial-In Parallel-Out (SIPO) yaitu
jenisnya beserta cara kerjanya. perangkat logika sekuensial yang memiliki satu
jalur input atau masukan serial dan beberapa jalur
2.1 SHIFT REGISTER ouput/keluaran paralel. Data dimasukkan secara
serial ke dalam register ini, bit demi bit, dan
Shift Register yaitu jenis rangkaian logika kemudian dapat diakses secara bersamaan melalui
sekuensial yang dapat digunakan untuk jalur keluaran paralel sesuai dengan keadaan
menyimpan dan mentransfer data. Rangkaian register pada waktu tertentu. Dengan kata lain,
logika sekuensial Shift Register mengambil data SIPO mengubah data serial menjadi data paralel
dari input, lalu menggesernya ke output pada
[3].
setiap siklus clock. Shift Register pada dasarnya
terdiri dari beberapa Latch yang disusun secara
Operasi dasar dari register geser SIPO melibatkan
seri, di mana keluaran atau output dari satu Latch
perpindahan data bit secara berurutan melalui
menjadi masukan atau input dari Latch berikutnya.
serangkaian flip-flop. Register ini mempunyai satu
Data dapat masuk secara seri, baik dari kiri atau
jalur input yang disebut jalur masukan/input serial
kanan, dan juga secara bersamaan dalam mode
(SI) dan berbagai jalur keluaran paralel (Q0, Q1, Q2,
paralel [1].
dll.) yang terkait dengan masing-masing flip-flop.
Sinyal jam (CLK) mengendalikan perpindahan
Jumlah Latch yang diperlukan untuk membuat
data ini [3].
Shift Register biasanya bergantung pada jumlah bit
yang akan disimpan. Misalkan contohnya, Shift
Register 8-bit terdiri dari delapan Latch. Semua
clock pada setiap Latch dihubungkan ke satu sinyal
clock bersama (common clock) untuk memastikan
sinkronisasi selama pengoperasian [1].

Shift Register digunakan untuk menyimpan dan

memindahkan data seperti dua buah bilangan
Gambar 2-2 hift register SIPO 4 bit
biner sebelum ditambahkan bersamaan yang biasa
digunakan pada kalkulator atau komputer. Selain
Serial Input (SI) merupakan titik masuk data ke
itu, Shift Register juga dapat digunakan untuk
dalam shift register. Bit data dimasukkan ke dalam
mengubah data dari seri ke paralel ataupun
flip-flop pertama dalam register. Pada setiap pulsa
sebaliknya yaitu dari paralel ke seri. Shift Register
clock, bit data pada masukan serial ditransfer ke
secara umum dilengkapi dengan sebuah Clear atau
flip-flop pertama, dan data yang ada dalam register
Reset sehingga rangkaian dapat di Set atau Reset
bergeser satu posisi [3].
sesuai keinginan [1]. Menurut pergerakan atau shif
data yang dijalankan, Shift Register dapat dibagi
Output Paralel (Q0, Q1, Q2, dll.) menyediakan
menjadi empat kelompok yaitu :
akses ke dalam data yang disimpan dalam register
geser. Setiap output flip-flop dihubungkan ke jalur
keluaran terpisah, memungkinkan akses simultan
ke bit data yang disimpan [3].

Sinyal Jam (CLK) biasa digunakan untuk

menyinkronkan perpindahan data dalam register
geser. Biasanya, sinyal clock edge memicu transfer
data dari satu flip-flop ke flip-flop berikutnya. Naik
atau turunnya sinyal clock dapat digunakan,

Gambar 2-1 macam-macam shif register

2
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
tergantung pada implementasi serta persyaratan
spesifik [3].
2.3 SHIFT REGISTER PARALEL IN SERIAL
OUT
Register geser PISO merupakan suatu rangkaian
digital yang menerima data dalam bentuk paralel
dan menghasilkan data secara berurutan, dengan
komponen flip-flop yang mampu menyimpan satu
bit data masing-masing. Berbeda dari register geser
PIPO, yang mengizinkan masukan dan keluaran
data paralel, register geser PISO menerima data
paralel dan mengeluarkannya dalam format serial
[4].
Agar lebih memahami operasi register bergeser
PISO, mari kita perhatikan contoh dasar pada
gambar 2-3 dengan empat flip-flop yang diberi
label D0, D1, D2, dan D3. Masing-masing flip-flop
mampu menyimpan satu bit data. Data paralel
dimuat secara bersamaan ke dalam flip-flop
melalui jalur masukan paralel. Setelah data dimuat,
data tersebut dapat dipindahkan secara berurutan
melalui jalur keluaran serial [4].
Gambar 2-3 PISO (Paralel Input - Serial Output)
Untuk menggeser data keluar, sinyal clock
diterapkan pada register bergeser. Setiap pulsa
clock memicu perpindahan data dari satu flip-flop
ke flip-flop selanjutnya secara berturut-turut.
Biasanya, bit paling signifikan (MSB) yaitu yang
pertama kali digeser keluar, diikuti oleh bit-bit
lainnya. Output serial menyediakan bit-bit ini satu
per satu sesuai dengan urutan pemuatannya [4].
2.4 SHIFT REGISTER PARALEL IN
PARALEL OUT
Shift Register Parallel In Parallel Out (PIPO)
merupakan jenis shift register di mana data
memasuki dan keluar dari register secara paralel,
seperti yang ditunjukkan dalam Gambar 2-4 Dalam
gambar tersebut, terlihat bahwa Shift Register PIPO
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
hanya memerlukan satu periode waktu untuk
mentransfer data dari input ke output [5].
Gambar 2-4 Cara pemindahan data pada Register PIPO
Register geser PIPO yang ditunjukkan dalam
gambar 2-5 menggunakan flip-flop tipe D. Dalam
metode ini, semua bagian dari register, atau setiap
flip-flop, diisi pada saat yang bersamaan. Output
dari setiap flip-flop akan merespons sesuai dengan
data yang diberikan secara bersamaan setelah
sinyal input kontrol diberikan. Biasanya, metode
ini menggunakan terminal set/reset daripada
mengandalkan sinyal clock [2].
Gambar 2-5 contoh shift register pipo 4 bit
Jika tidak ada pulsa clock yang dikenakan bit
dalam register ini tidak akan mengalami
pergeseran, dan pembacaan di terminal Q akan
tetap sama dengan apa yang dimasukkan.
Penggunaan register ini adalah cara yang praktis
untuk menyimpan sementara beberapa bit.
Namun, jika diberikan pulsa clock, setiap bit akan
digeser satu posisi pada setiap pulsa clock, yang
memungkinkan pengiriman data secara bertahap
[2].
2.5 SHIFT REGISTER SERIAL IN SERIAL
OUT
Dalam tipe ini, data dimasukkan secara bertahap,
dimulai dari flip-flop yang terjauh, dan bergeser
sampai seluruhnya terisi. Pergeseran data
dikendalikan oleh sinyal clock setiap kali satu bit
data dimasukkan. Sementara itu, untuk
menyimpan data secara paralel, semua bagian
register atau masing-masing flip-flop diisi secara
bersamaan. Ini dapat dilihat dalam gambar 2-6 di
3
mana register bergeser menggunakan flip-flop tipe
D [2]. Buat rangkaian register serial in
paraller out seperti gambar 3-1

Tenttukan pin planner sesuai

ketentuan

Lakukan kompilasi

Gambar 2-6 shift register SISO 4 bit

Unggah hasil kompilasi ke altera DE1

Tegangan logika input diarahkan ke dalam register
geser setiap kali terjadi pulsa clock, dan perubahan
tegangan bisa terjadi antara pulsa-pulsa clock
Lakukan pengujian dengan
tersebut. Setelah sejumlah pulsa clock yang sama menentukan input sesuai ketentuan
dengan jumlah flip-flop dalam register, di luar
register akan muncul bit yang sama dengan bit Gambar 3-2 langkah-langkah percobaan 1
pertama kali dimasukkan. Register SISO yang
digunakan dengan cara ini dapat berperan sebagai
tunda waktu, di mana bit yang keluar tertunda 3.2 PERCOBAAN 2: REGISTER PARALEL
selama beberapa pulsa clock (jumlahnya sama IN SERIAL OUT
dengan jumlah flip-flop dalam register) [2].
Percobaan ini bertujuan untuk memahami
3. METODOLOGI hubungan antara masukan dan keluaran dalam
Dalam praktikum ini, praktikan akan rangkaian register serial-in-parallel-out.
menggunakan tiga peralatan utama, yaitu laptop,
Altera DE1, dan aplikasi Quartus II. Laptop akan
digunakan untuk menjalankan aplikasi Quartus II,
perangkat lunak yang sangat penting dalam
perancangan, implementasi, dan pemrograman
FPGA. Selain itu, kami akan mengandalkan Altera
DE1, sebuah board pengembangan FPGA. Dengan
bantuan peralatan ini, kami berharap dapat
merancang, mengimplementasikan, dan
memprogram FPGA sesuai dengan kebutuhan Gambar 3-3 rangkaian percobaan 2
praktikum kami.

3.1 PERCOBAAN 1: REGISTER SERIAL IN Buat rangkaian register paralel in

serial out seperti gambar 3-2
PARALEL OUT

percobaan ini bertujuan untuk memahami Tenttukan pin planner sesuai

ketentuan
hubungan antara masukan dan keluaran dalam
rangkaian register serial-in-parallel-out yang
menggunakan Flip-Flop D. Lakukan kompilasi

Unggah hasil kompilasi ke altera DE1

Lakukan pengujian dengan

menentukan input sesuai ketentuan
Gambar 3-1 rangkaian percobaan 1
Gambar 3-4 langkah-langkah percobaan 2

4
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
3.3 PERCOBAAN 3: REGISTER PARALEL
IN PARALEL OUT

Percobaan ini bertujuan untuk memahami

hubungan antara masukan dan keluaran dalam
rangkaian register serial-in-parallel-out.

Gambar 4-2 pin planner rangkaian percobaan 1

Gambar 3-5 rangkaian percobaan 3

Buat rangkaian
lakukan simulasi
register paralel
dengan data
in paraller out
input yang
sesuai gambar 3-
3
ditentukam Gambar 4-3 rangkaian percobaan 1 terpasang pin

Tabel 4-1 Tabel kebenaran percobaan 1

Masukan Keluaran
lengkapi diagram Tenttukan pin
CLR CLK A B F7 F6 F5 F4 F3 F2 F1 F0
waktu sesuai planner sesuai
hasil simulasi ketentuan
1 0 1 1 0 0 0 0 0 0 0 0
1 1 1 1 0 0 0 0 0 0 0 0
1 0 1 1 0 0 0 0 0 0 0 1
Unggah hasil
Lakukan 1 1 1 1 0 0 0 0 0 0 0 1
kompilasi ke
kompilasi
altera DE1
1 0 1 1 0 0 0 0 0 0 1 1
1 1 1 1 0 0 0 0 0 0 1 1

Lakukan 1 0 1 1 0 0 0 0 0 1 1 1
pengujian dengan 1 1 1 1 0 0 0 0 0 1 1 1
menentukan
input sesuai 1 0 1 1 0 0 0 0 1 1 1 1
ketentuan
1 1 1 1 0 0 0 0 1 1 1 1
1 0 1 1 0 0 0 1 1 1 1 1
Gambar 3-6 langkah-langkah percobaan 3 1 1 1 1 0 0 0 1 1 1 1 1
1 0 1 1 0 0 1 1 1 1 1 1
1 1 1 1 0 0 1 1 1 1 1 1
1 0 1 1 0 1 1 1 1 1 1 1
4. HASIL DAN ANALISIS
1 1 1 1 0 1 1 1 1 1 1 1

4.1 PERCOBAAN 1: REGISTER SERIAL IN 1 0 1 1 1 1 1 1 1 1 1 1

PARALEL OUT 1 1 1 1 1 1 1 1 1 1 1 1
1 0 0 0 1 1 1 1 1 1 1 0
Beberapa hasil dari percobaan 1 yaitu : 1 1 0 0 1 1 1 1 1 1 1 0
1 0 0 0 1 1 1 1 1 1 0 0
1 1 0 0 1 1 1 1 1 1 0 0
1 0 0 0 1 1 1 1 1 0 0 0
1 1 0 0 1 1 1 1 1 0 0 0
1 0 0 0 1 1 1 1 0 0 0 0
1 1 0 0 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 0 0 0 0 0
Gambar 4-1 rangkaian percobaan 1

5
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
 1 1 0 0 1 1 1 0 0 0 0 0 seluruh bit F7 hingga F0 menjadi 0, sesuai dengan
1 0 0 0 1 1 0 0 0 0 0 0 pergeseran data yang berkelanjutan.
1 1 0 0 1 1 0 0 0 0 0 0
Dengan demikian, kita dapat melihat hubungan
1 0 0 0 1 0 0 0 0 0 0 0
antara input serial dan output parallel, di mana
data serial diubah menjadi data paralel pada
Analisis : keluaran F0 hingga F7 sesuai dengan kondisi
masukan A, B, dan CLK pada setiap siklusnya.
Pada percobaan yang pertama yaitu terkait register
serial in paralel out, dimana tujuan percobaan ini 4.2 PERCOBAAN 2: REGISTER PARALEL
yaitu untuk mencari tahu hubungan antara IN SERIAL OUT
masukan dan luaran pada rangkaian register serial
in paralel out menggunakan Flip-Flop D [5]. Ada Beberapa hasil dari percobaan 2 yaitu :
beberapa hasil percobaan ini diantaranya itu
gambar 4-1 merupakan rangkaian register serial in
paralel out menggunakan Flip Flop D dengan
sinyal clock 1Hz yang sukses kami buat,
selanjutnya yaitu gambar 4-2 merupakan gambar
pin planner yang digunakan pada rangkaian yang
di mana praktikan menentukan tata letak pin pada
FPGA. Melalui langkah ini, kami menghubungkan
input dan output dari rangkaian kami ke pin FPGA Gambar 4-4 rangkaian percobaan 2
yang sesuai, memastikan bahwa setiap koneksi
benar dan efisien, yang ketiga gambar 4-3 Gambar
ini menunjukkan rangkaian yang sudah terpasang
pin planner. Setiap input dan output dari
rangkaian sudah terhubung ke pin FPGA yang
telah praktikan tentukan dalam Pin Planner. Dan
yang terakhir yaitu tabel 4-1 yang merupakan tabel
kebenaran dari hasil pengujian dengan
menggunakan altera DE1 yang nantinya
digunakan untuk bahan analisis sesuai dengan
tujuan percobaan.
Gambar 4-5 pin planner rangkaian percobaan 2
Pada tabel 4-1 Saat CLK adalah 1, register akan
menyimpan nilai ouput sebelumnya dan setiap
penurunan clock dari 1 ke 0, tabel 4-1 menampilkan
bahwasanya register selalu bergeser ke kiri
(dimulai dari F0 hingga F1) 1 nilai (bit) saat
keadaan inputnya A dan B bernilai 1 dan CLR
bernilai 1 dimana fungsi CLR pada tabel kebenaran
tersebut berguna untuk melakukan set. begitu
seterusnya sampai dengan output bernilai 1 pada
F0 sampai F7, dalam kondisi di mana CLR selalu 1 Gambar 4-6 rangkaian percobaan 2 terpasang pin
(berperan sebagai "Set"), register akan selalu Tabel 4-2 Tabel kebenaran percobaan 2
menyimpan data yang diinputkan pada setiap
Masukan Keluaran
siklus clock saat CLK adalah 1 dan ketika terjadinya
AE BF CG DH CLK SHLD IHBT QH
penurunan clock dari 1 ke 0 maka ouput bergeser 1
bit. dan pada tabel 4-1 ada terdapat disaat input A 1 0 1 0 0 1 0 0
dan B bernilai 0 pada awalnya bit F7 hingga F0 1 0 1 0 1 1 0 0
adalah 1. Namun, saat CLK turun atau bernilai 0, 1 0 1 0 0 1 0 1
data bergeser satu bit ke ke kanan, menghasilkan 1 0 1 0 1 1 0 1
perubahan pada F7 hingga F0. Proses ini terus 1 0 1 0 0 1 0 0
berlanjut dengan setiap naiknya CLK hingga 1 0 1 0 1 1 0 0
1 0 1 0 0 1 0 1
1 0 1 0 1 1 0 1

6
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
 1 0 1 0 0 1 0 0 ditransfer ke keluaran serial (QH). Sinyal Input
1 0 1 0 1 1 0 0 High Bit (IHBT) mengendalikan apakah data yang
1 0 1 0 0 1 0 1
diambil adalah bit tingkat tinggi atau rendah dari
data .
1 0 1 0 1 1 0 1
1 0 1 0 0 1 0 0
Data keluaran QH tampaknya hanya mengikuti
1 0 1 0 1 1 0 0 data masukan pada saat SHLD adalah 1. Ini berarti
1 0 1 0 0 1 0 1 data keluaran serial akan mengikuti data masukan
1 0 1 0 1 1 0 1 yang diambil secara paralel pada saat SHLD
1 0 1 0 0 1 0 0 diaktifkan. CLK tampaknya digunakan untuk
1 0 1 0 1 1 1 0 menggerakkan perangkat. Data paralel diambil
1 0 1 0 0 1 1 0 pada setiap langkah clock dan dikirim secara serial
1 0 1 0 1 1 1 0 sesuai dengan kondisi SHLD.
1 0 1 0 0 1 1 0
Pada tabel 4-2 terlihat input bernilai sama, pada
saat clok mengalami perubahan nilai 0 ke 1 dan
SHLD bernilai 1 serta IHBT bernilai 0 ouput QH
Analisis :
menampilkan perubahan ouput serial dimana pada
Pada percobaan yang kedua yaitu terkait register baris pertama output bernilai 0 lalu pada pulsa
paralel in serial out , dimana tujuan percobaan ini clock selanjutnya yang mengalami penurunan 1 ke
untuk mencari tahu hubungan antara masukan dan 0 ouput QH berubah menjadi 1 (setiap clock naik ke
luaran pada rangkaian register paralel in serial out 1 nilai ouput QH tetap sama), tetapi ketika IHBT
[5]. Ada beberapa hasil percobaan ini diantaranya bernilai 1 dan yang lainya tetap sama, ouput QH
itu gambar 4-4 merupakan rangkaian register selalu bernilai 0 diamana hal tersebut terjadi karena
paralel in serial out menggunakan blok IC 74166 IHBT hanya mengambil input tingkat rendah atau
dengan sinyal clock 1Hz yang sukses kami buat, bit bernilai 0.
selanjutnya yaitu gambar 4-5 merupakan gambar
Dengan demikian, dalam analisis ini, kita dapat
pin planner yang digunakan pada rangkaian yang
melihat bahwa input dan output perangkat ini
di mana praktikan menentukan tata letak pin pada
memiliki hubungan yang jelas berdasarkan sinyal-
FPGA. Melalui langkah ini, kami menghubungkan
sinyal kontrol seperti SHLD, IHBT, dan CLK.
input dan output dari rangkaian kami ke pin FPGA
yang sesuai, memastikan bahwa setiap koneksi Perangkat ini memungkinkan data paralel diambil
dan dikirim secara serial sesuai dengan pengaturan
benar dan efisien, yang ketiga gambar 4-6 Gambar
sinyal kontrolnya.
ini menunjukkan rangkaian yang sudah terpasang
pin planner. Setiap input dan output dari
rangkaian sudah terhubung ke pin FPGA yang
telah praktikan tentukan dalam Pin Planner. Dan 4.3 PERCOBAAN 3: REGISTER PARALEL
yang terakhir yaitu tabel 4-2 yang merupakan tabel IN PARALEL OUT
kebenaran percobaan 2 dari hasil pengujian dengan
menggunakan altera DE1 yang nantinya Beberapa hasil dari percobaan 3 yaitu :
digunakan untuk bahan analisis sesuai dengan
tujuan percobaan.

Tabel kebenaran 4-2 adalah tabel pengujian pada

Register Paralel-In Serial-Out" (PISO) dengan
perangkat ALTERA DE1. PISO adalah jenis dari
register yang menerima data secara paralel di Gambar 4-7 rangkaian percobaan 3
inputnya dan mengirimnya secara serial di
outputnya. Tabel kebenaran 4-2 kita dapat melihat
bahwa perangkat ini beroperasi sebagai suatu shift
register paralel ke serial. Data masukan paralel
yang terdiri dari empat bit (AE, BF, CG, DH)
diambil pada setiap langkah sesuai dengan sinyal
clock (CLK). Saat sinyal shift load (SHLD)
diaktifkan dengan nilai 1, data masukan yang
sesuai, baik bit tingkat tinggi atau rendah,

7
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
 Analisis :

Pada percobaan yang ketiga yaitu terkait register

Gambar 4-8 rangkaian percobaan 3
Gambar 4-9 pin planner rangkaian percobaan 3
paralel in parallel out , dimana tujuan percobaan
ini untuk mencari tahu hubungan antara masukan
dan luaran pada rangkaian register paralel in
parallel out [5]. Ada beberapa hasil percobaan ini
diantaranya itu Gambar 4-7,w dimana praktikan
berhasil merancang rangkaian register paralel in
paralel out menggunakan blok IC 74174,
Kemudian, pada Gambar 4-8 merupakan gambar
hasil simulasi yang dilakukan dengan
menggunakan data input yang telah ditentukan
pada modul, termasuk periode dan duty cycle.
Gambar 4-9 adalah tampilan dari Pin Planner, di
mana praktikan menentukan tata letak pin pada
FPGA. Melalui langkah ini, kami menghubungkan
input dan output dari rangkaian kami ke pin FPGA
yang sesuai, memastikan bahwa setiap koneksi
benar dan efisien. Selanjutnya pada gambar 4-10
Gambar ini menunjukkan rangkaian yang sudah
terpasang pin planner. Setiap input dan output dari
rangkaian sudah terhubung ke pin FPGA yang
telah praktikan tentukan dalam Pin Planner. Dan
hasil yang terakhir yaitu tabel 4-3 yang merupakan
tabel kebenaran percobaan 3 yang didapat
outputnya dari hasil pengujian menggunakan
altera DE1.

Tabel kebenaran 4-3 adalah tabel kebenaran untuk

register paralel ke paralel yang diatur oleh bit
Gambar 4-10 rangkaian percobaan 3 terpasang pin kontrol CK (clock). Pada tabel 4-3 terdapat 7 input
Input terdiri dari 6 bit (A, B, C, D, E, F) yang
Tabel 4-3 Tabel kebenaran percobaan 1
mewakili nilai-nilai bit yang akan dimuat ke dalam
Masukan Keluaran
register dan input satunya yaitu ck (clock) di mana
A B C D E F CK Q1 Q2 Q3 Q4 Q5 Q6
CK adalah bit kontrol (clock) yang mengatur kapan
0 0 0 0 0 0 0 0 0 0 0 0 0 data diambil atau dimuat ke dalam register.Output
0 0 0 1 0 0 1 0 0 0 0 0 0 terdiri dari 6 bit, , sementara Q1 hingga Q6 adalah
0 0 1 0 0 1 0 0 0 1 0 0 1 bit yang mewakili nilai-nilai yang terdapat dalam
0 0 1 1 0 1 1 0 0 1 0 0 1 register.
0 1 0 0 1 0 0 0 1 0 0 1 0
Dapat dilihat dari tabel 4-3 Bit kontrol CK
0 1 0 1 1 0 1 0 1 0 0 1 0
memainkan peran penting dalam operasi register
0 1 1 0 1 1 0 0 1 1 0 1 1 ini. Saat CK = 0 terjadi penurunan 1 ke 0, data
0 1 1 1 1 1 1 0 1 1 0 1 1 masukan akan dimuat ke dalam register, dan nilai-
1 0 0 0 0 0 0 1 0 0 0 0 0 nilai bit input (A, B, C, D, E, F) akan tersimpan di
1 0 0 1 0 0 1 1 0 0 0 0 0
dalam register. Pada saat yang sama, bit keluaran
Q1 hingga Q6 akan merefleksikan nilai-nilai yang
1 0 1 0 0 1 0 1 0 1 0 0 1
ada dalam register setelah operasi pemindahan
1 0 1 1 0 1 1 1 0 1 0 0 1 data.
1 1 0 0 1 0 0 1 1 0 0 1 0
1 1 0 1 1 0 1 1 1 0 0 1 0 Ketika CK = 1 naik dari 0 ke 1, register akan
1 1 1 0 1 1 0 1 1 1 0 1 1
menjaga nilai-nilai bit yang ada di dalamnya tanpa
perubahan, sehingga Q1 hingga Q6 tetap seperti
1 1 1 1 1 1 1 1 1 1 0 1 1
sebelumnya. Dengan kata lain, saat CK = 0, nilai-

8
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
nilai bit input akan segera dimuat ke dalam
register, dan nilai-nilai ini akan muncul pada Q1
hingga Q6. Saat CK = 1, register akan
[1]
mempertahankan data yang telah dimuat
sebelumnya, dan tidak akan ada perubahan pada
Q1 hingga Q6.
[2]
Jadi, dapat disimpulkan dalam konteks tabel
kebenaran ini, hubungan antara input dan output
adalah bahwa saat bit kontrol CK (clock) turun (CK
= 0), data dari input (A, B, C, D, E, F) akan dimuat
ke dalam register dan tercermin dalam Q1 hingga [3]
Q6. Saat clock naik CK = 1 (1 siklus clock), register
akan menjaga nilai-nilai bit yang telah dimuat
sebelumnya, dan setiap siklusnya akan ada
perubahan pada Q1 hingga Q6 sesuai dengan input [4]
A-F yang diberikan. Selain itu data memasuki dan
keluar dari register secara paralel.
DAFTAR PUSTAKA
https://www.tptumetro.com/2021/02/sh
ift-register-jenis-fungsi-kegunaan.html ,
diakses pada 25 oktober 2023, jam 20.00
WIB
https://cotalica-
e2.blogspot.com/2011/07/rangkaian-
shift-register.html , diakses pada 25
oktober 2023, jam 20.00 WIB
https://www.geeksforgeeks.org/sipo-
shift-register/ , diakses pada 25 oktober
2023, jam 20.00 WIB
https://www.geeksforgeeks.org/piso-
shift-register/ , diakses pada 26 oktober
2023, jam 21.40 WIB

5. KESIMPULAN [5] Latifa, Ulinnuha. Buku Petunjuk Praktikum

Sistem Digital. Laboratorium Dasar Teknik
Elektro, Universitas Singaperbangsa
Karawang, 2021.
Pada modul kali ini terkait register terdapat tiga
kali percobaan. Shift Register yaitu jenis rangkaian
logika sekuensial yang dapat digunakan untuk
menyimpan dan mentransfer data. Rangkaian
logika sekuensial Shift Register mengambil data
dari input, lalu menggesernya ke output pada
setiap siklus clock. Tiga percobaan tersebut yaitu :

Percobaan pertama berkaitan dengan register serial

in parallel out menggunakan Flip-Flop D, yang
bertujuan untuk menemukan hubungan antara
input serial dan output parallel. Hasilnya, kita
dapat melihat bahwa data serial diubah menjadi
data paralel pada keluaran F0 hingga F7 sesuai
dengan kondisi masukan A, B, dan CLK pada
setiap siklusnya.

Percobaan kedua melibatkan register paralel in

serial out, dengan tujuan mencari hubungan antara
masukan dan luaran berdasarkan sinyal-sinyal
kontrol seperti SHLD, IHBT, dan CLK. Dalam
analisis ini, kita melihat bahwa perangkat ini
memungkinkan pengambilan data paralel.

Percobaan ketiga adalah tentang register paralel in

parallel out, di mana data memasuki dan keluar
dari register secara paralel. Saat bit kontrol CK
(clock) turun (CK = 0), data dari input dimuat ke
dalam register dan tercermin dalam Q1 hingga Q6.
Saat clock naik (CK = 1), register akan menjaga
nilai-nilai bit yang telah dimuat sebelumnya, dan
setiap siklusnya akan ada perubahan pada Q1
hingga Q6 sesuai dengan input A-F yang diberikan.

9
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA