Flip Flop

Science Technology Engineering Arts Mathematics

Multi vibrator B i sta b i l

Nama kelompok
01 Muhammad Reza Naufal H
1303181010

02 Manicha Miftachul Husnah

1303181011

03 Argo Aflah Wibisono

1303181009
Flip Flop(Multi Fibrator)

Multivibrator Bistabil disebut juga dengan

01 nama Flip-Flop(FF) atau Lotch (penahan)
Flip-dlop merupakan elemen dasar dari
02 rangkaian logika sekuensial
Flip-dlop merupakan elemen dasar dari
03 rangkaian logika sekuensial
 Secara umum symbol sebuah Flip-flop(FF)
dan definisi dari 2 output statenya adalah
sebagai berikut :
Your Picture Here

Q = 1, =0
Q= 0, =1
 1. S-R FLIP-FLOP
Salah satu contoh dari trigger Flip-Flop
sederhana adalah SR Flip-Flop (SR-FF).

S-R Filp-Flop merupakan suatu rangkaian logika

yang mempunyai input S(set) dan R(reset) .

Rangkaian S-R flip-flop ini juga sering disebut dengan

nama DC dlip-dlop karena kondisi outputnya ditentukan
langsung dengan level input S dan R .
 Your Picture Here

S-R flip-flop (SR-FF) sederhana

dengan menggunakan 2
gerbang NAND
 SET RESET OUTPUT
SR- Flip-flop (SR-FF) sederhana dengan 1 1 No Change
menggunakan 2 gerbang NAND dengan 0 1 Q=1
table kebenarannya : 1 0 Q=0
0 0 ?

Catatan : ? No Used (NU)

No Change (NC)
SR- Flip-flop (SR-FF) sederhana dengan menggunakan 2 gerbang NAND dengan
input switch
SR- Flip-flop (SR-FF) sederhana dengan menggunakan 2 gerbang NOR

SR- Flip-flop (SR-FF) sederhana dengan menggunakan 2 gerbang NAND dengan table kebenarannya :

SET RESET OUTPUT

0 0 No Change
1 0 Q=1
0 1 Q=0
1 1 ?

Catatan : ? No Used (NU)

No Change (NC)
2. S-R FLIP-FLOP dengan CLOCK

S-R Flip-flop merupakan suatu rangkaian logika

yang mempunyai input S (set) dan R (reset) dan
ditambah dengan sebuah clock.rangkaian S-R
flip-flop ini juga sering disebut dengan nama DC
flip-flop karena kondisi outputnya ditentukan
langsung dengan level input S dan R.
 Rn Sn Qn+1
0 0 Qn
0 1 1
1 0 0
1 1 ?

Simbol S-R
Flip Flop dan
tabel
Kebenaran
• Timing Chart untuk S-R flip flop
 JK Flip Flop

Pada J-k flip flop apabila kedua input mempunyai

logika “1” ( input J=1 dan K=1) maka outputnya
bersifat toggle atau komplemen dari present state
nya
Your Picture Here And Send To Back

Jk Flip Flop dan

Tabel Kebenaran

Kn Jn Qn+1
0 0 Qn
0
0 1
1 1
1
1
1 0
0 0
0
1
1 1
1
• Timming chart untuk J-K flip flop
 J-K flip Flop

Pada J-K flip flop selain terdapat keadaan

set,reset,dan memori, terdapat keadaan baru yang
disebut keadaan toggle yaitu suatu keadaan output
flip –flop yang merupakan komplemen dari
keadaan output sebelumnya.
Rangkaian dan table kebenaran untuk J-K flip flop yang aktif selama input T (clock) berlogika 1

T J K Qn+1 n+1
0 X X Qn n
1 0 0 Qn n
1 0 1 0 1
1 1 0 1 0
1 1 1 n Qn
 D Flip Flop

flip-flop D merupakan flip flop RS yang memaksa

untuk memiliki satu masukan dengan R selalu
berlawanan dengan S,sehingga kondisi masukan SR
sama tidak akan pernah terjadi
 D Flip Flop
Gambar Rangkaian dan Tabel Kebenaran

input Output
D n+1
0 0
1 1
D FLIPFLOP DENGAN TABEL
KEBENARAN
input Output
D n+1
0 0
1 1
Credit to

Thank You