VHDL
2
3
Perintah 1 Perintah 1
Perintah 2 Perintah 2
Perintah 3 Perintah 3
Perintah 4 Perintah 4
URUT / SERI SERENTAK
3 / PARAREL
4
Library ieee;
LIBRARY
Use ieee.std_logic_1164.all;
Entity shift4 is
Port (w,clock: in std_logic; Q: out ENTITY
std_logic_vector (1 to 4)); end shift4;
Architecture behavior of shift4 is signal sreg:
std_logic_vector (1 to 4);
Begin
.
ARCHITECTURE
.
.
End behavior;
4
5
Library
Penggunaan:
LIBRARY nama_library;
Use nama_library.nama_paket.bagian_paket;
5
6
ENTITY
6
7
Architecture
Penggunaan :
ARCHITECTURE nama_entity of nama_architecture is
Begin
deskripsi_kerja;
END name_architecture;
7
8
• Component
Pendeklarasian kode agar dapat digunakan pada lebih dari 1 deskripsi kerja (architecture) atau rangkaian.
8
9
Deklarasi : Pemanggilan :
COMPONENT nama_component is port ( Label: nama_component PORT MAP
(port_list)
nama_port : mode_sinyal tipe_sinyal;
nama_port : mode_sinyal tipe_sinyal;…..);
End COMPONENT;
9
10
• Process Penggunaan:
Process (var1)
Digunakan untuk deskripsi kerja Begin
yang bergantung dengan suatu .
variable.
End process;
Process (var2)
Pada satu architecture bisa terdapat
Begin
satu atau lebih process.
.
End process;
10