TSK205 Kuliah#16 Desain Rangkaian Sekuensial Sinkron v201703

Rangkaian
Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
dik@live.undip.ac.id)
Finite State
Machine (FSM)
Rangkaian Sekuensial Sinkron Metodologi Desain
Rangkaian FSM
Kuliah#16 TKC205 - Sistem Digital
Implementasi
dengan Flip-flop
Lain
Eko Didik Widianto Penyederhanaan

Rangkaian FSM
FSM Mealy
Departemen Teknik Sistem Komputer, Universitas Diponegoro
Ringkasan
Lisensi
11 Maret 2017
http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 1

Rangkaian
Review Kuliah Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Kuliah sebelumnya telah dibahas rangkaian kombinasional dan dik@live.undip.ac.id)
sekuensial
Finite State
I Bab ini membahas desain rangkaian sekuensial sinkron Machine (FSM)
Metodologi Desain
I Rangkaian ini bersifat sekuensial, yaitu keluaran rangkaian Rangkaian FSM
tergantung dari keadaan rangkaian sebelumnya dan Implementasi
membutuhkan elemen penyimpan berupa flip-flop dengan Flip-flop
Lain
I Rangkaian bersifat sinkron karena perilaku rangkaian
Penyederhanaan
dibangkitkan oleh transisi sumber detak yang sama, yaitu Rangkaian FSM
sinyal Clk
FSM Mealy
I Dirancang menggunakan diagram FSM (Finite State
Ringkasan
Machine) atau mesin keadaan terbatas, sehingga disebut
Lisensi
juga rangkaian FSM
I Rangkaian FSM tersusun atas bagian kombinasional
dan bagian sekuensial
I Model FSM yang sering digunakan adalah model
Moore dan Mealy.

Rangkaian
Bahasan Kuliah Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
I FSM: diagram keadaan (state diagram) dan tabel Machine (FSM)
keadaan (state table) Metodologi Desain

Rangkaian FSM
I desain FSM menggunakan model Moore Implementasi
dengan Flip-flop
I implementasi FSM menggunakan DFF, TFF dan Lain
JKFF Penyederhanaan
Rangkaian FSM
I penyederhanaan rangkaian FSM dengan pemberian FSM Mealy
nilai keadaan Ringkasan
Lisensi
I desain FSM menggunakan model Mealy
I evaluasi rangkaian sekuensial sinkron

Rangkaian
Kompetensi Dasar Sekuensial
Sinkron
I Setelah mempelajari bab ini, mahasiswa akan mampu:
@2017,Eko Didik
1. [C4] mengimplementasikan desain FSM menggunakan Widianto (di-
DFF
2. [C4] mengimplementasikan desain FSM menggunakan Finite State
TFF Machine (FSM)
3. [C4] mengimplementasikan desain FSM menggunakan Metodologi Desain

Rangkaian FSM
JKFF
Implementasi
4. [C4] menyederhanakan rangkaian FSM dengan dengan Flip-flop
menerapkan aturan-aturan pemberian nilai keadaan yang Lain
dapat menghasilkan rangkaian yang lebih sederhana Penyederhanaan
5. [C6] membuat rangkaian sekuensial sinkron dengan Rangkaian FSM
menerapkan FSM Moore dan Mealy menggunakan IC TTL FSM Mealy
Ringkasan
I Referensi:
Lisensi
I Eko Didik Widianto, Sistem Digital: Analisis, Desain
dan Implementasi, Penerbit Graha Ilmu, Cetakan 1,

2014 (Bab 12)
I Link
I Website: http://didik.blog.undip.ac.id/2017/
03/06/tkc205-sistem-digital-2016-genap/
I Email: didik@live.undip.ac.id
Rangkaian
Buku Acuan/Referensi Sekuensial
Sinkron
Eko Didik Widianto, Sistem Digital: @2017,Eko Didik
Analisis, Desain dan Implementasi, Widianto (di-
Edisi Pertama, Graha Ilmu, 2014
Finite State
(Bab 12: Rangkaian Sekuensial Machine (FSM)
Sinkron) Metodologi Desain
Rangkaian FSM
I Materi: Implementasi
dengan Flip-flop
I 12.1 Finite State Machine (FSM) Lain
I 12.2 Metodologi Desain Penyederhanaan
Rangkaian FSM Rangkaian FSM
I 12.3 Implementasi Rangkaian FSM Mealy
dengan Flip-Flop Ringkasan
I 12.4 Penyederhanaan Rangkaian Lisensi
FSM
I 12.5 FSM Mealy
I Website:
I http://didik.blog.undip.ac.
id/buku/sistem-digital/
Rangkaian
Bahasan Sekuensial
Sinkron
Finite State Machine (FSM) @2017,Eko Didik
Widianto (di-
Metodologi Desain Rangkaian FSM dik@live.undip.ac.id)
Kebutuhan Desain
Finite State
Diagram Keadaan Machine (FSM)
Tabel dan Variabel Keadaan
Metodologi Desain
Peta Next-state dan Keluaran Rangkaian FSM
Implementasi dan Analisis Rangkaian Implementasi
Desain Pencacah dengan Flip-flop
Lain
Implementasi dengan Flip-flop Lain Penyederhanaan
Implementasi dengan TFF Rangkaian FSM
Implementasi dengan JKFF FSM Mealy
Ringkasan
Penyederhanaan Rangkaian FSM
Lisensi
Permasalahan Pemberian Nilai Keadaan
Petunjuk Pemberian Nilai Keadaan
One Hot Encoding
FSM Mealy
Ringkasan
Lisensi
Rangkaian
Rangkaian Sekuensial Sinkron Sekuensial
Sinkron
I Rangkaian sekuensial sinkron: rangkaian yang menggunakan @2017,Eko Didik
Widianto (di-
sinyal clock untuk mengontrol operasi rangkaian dik@live.undip.ac.id)
I Transisi clock aktif menunjukkan transisi clock yang
Finite State
menyebabkan terjadinya perubahan state/keadaan. Machine (FSM)
Transisi bisa positif atau negatif Metodologi Desain
Rangkaian FSM
I Transisi positif: state dievaluasi saat transisi clock
Implementasi
naik dari 0 ke 1 dengan Flip-flop
I Transisi negatif: state dievaluasi saat transisi clock Lain
turun dari 1 ke 0 Penyederhanaan

Rangkaian FSM
I Direalisasikan menggunakan rangkaian kombinasional dan
FSM Mealy
setidaknya satu buah flip-flop
Ringkasan
I Model rangkaian sekuensial sinkron:
Lisensi
I Moore: keluaran rangkaian hanya tergantung pada state
rangkaian saat ini
I Mealy: keluaran rangkaian tergantung dari state rangkaian
saat ini dan masukan primernya
I Rangkaian sekuensial disebut juga finite state machine (FSM)
I Mesin keadaan yang terbatas
Rangkaian
Finite State Machine (FSM) Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Mesin Moore menggunakan model Moore, dik@live.undip.ac.id)
sedangkan mesin Mealy menggunakan model Mealy Finite State

Machine (FSM)
Metodologi Desain
Rangkaian FSM
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Mesin Moore dan Mealy Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Jika masukan primer m bit dinyatakan wm , keluaran
Finite State
next_state n keadaan Yn , keluaran present_state n Machine (FSM)
keadaan yn dan keluaran Output z, maka di mesin Metodologi Desain
Rangkaian FSM
Moore:
Implementasi
I next_state: Yn = f (wm , yn ) dengan Flip-flop
Lain
I present_state: untuk tiap transisi clk , yn = Yn Penyederhanaan
Rangkaian FSM
I output: z = f (yn ) FSM Mealy
sedangkan di mesin Mealy: Ringkasan
Lisensi
I next_state: Yn = f (wm , yn )
I present_state: untuk tiap transisi clk , yn = Yn
I output: z = f (yn , wm )

Rangkaian
Langkah Desain Moore Sekuensial
Sinkron
1. Menganalisis kebutuhan desain; @2017,Eko Didik
Widianto (di-
2. Menggambar diagram keadaan (state diagram) dari dik@live.undip.ac.id)
kebutuhan: model Moore;

Finite State
3. Menuangkan diagram keadaan ke dalam tabel Machine (FSM)
keadaan (state table); Metodologi Desain

Rangkaian FSM
4. Menyatakan nilai variabel dari keadaan. Kebutuhan Desain
Diagram Keadaan
Aturan-aturan penentuan nilai variabel keadaan Tabel dan Variabel Keadaan

Peta Next-state dan
Keluaran
dilakukan untuk menghasilkan rangkaian yang lebih Implementasi dan Analisis
Rangkaian
efisien; Desain Pencacah
5. Membuat peta Karnaugh untuk next-state sebagai Implementasi

dengan Flip-flop
fungsi dari present-state dan masukan utama. Dan Lain
Penyederhanaan
nyatakan persamaan next-state; Rangkaian FSM
6. Memuat peta Karnaugh untuk keluaran sebagai FSM Mealy
fungsi dari present-state. Dan nyatakan persamaan Ringkasan
keluaran; Lisensi
7. Menggambar rangkaian sekuensial sinkron

menggunakan flip-flop @2017,Eko
http://didik.blog.undip.ac.id/buku/sistem-digital/ dan gerbang logika;
Didik Widianto (didik@live.undip.ac.id) 10
Rangkaian
Bahasan Sekuensial
Finite State Machine (FSM) Sinkron
@2017,Eko Didik
Metodologi Desain Rangkaian FSM Widianto (di-
Kebutuhan Desain
Diagram Keadaan Finite State
Machine (FSM)
Metodologi Desain
Kebutuhan Desain
Implementasi dan Analisis Rangkaian Diagram Keadaan
Desain Pencacah Peta Next-state dan
Keluaran
Implementasi dengan Flip-flop Lain Implementasi dan Analisis

Rangkaian
Implementasi dengan TFF Desain Pencacah
Implementasi
Implementasi dengan JKFF dengan Flip-flop
Lain
Penyederhanaan
Permasalahan Pemberian Nilai Keadaan Rangkaian FSM
Petunjuk Pemberian Nilai Keadaan FSM Mealy
One Hot Encoding Ringkasan
Lisensi
FSM Mealy
Ringkasan
Lisensi
Rangkaian
Kebutuhan Rangkaian Sekuensial Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
I Desain rangkaian sekuensial sinkron yang Machine (FSM)
memenuhi spesifikasi berikut: Metodologi Desain

Rangkaian FSM
I Rangkaian mempunyai satu masukan, w, dan satu Kebutuhan Desain
Diagram Keadaan
keluaran, z Tabel dan Variabel Keadaan

Peta Next-state dan
I Semua perubahan dalam rangkaian terjadi saat Keluaran
Implementasi dan Analisis
transisi naik dari sinyal clock Rangkaian
Desain Pencacah
I Keluaran z=1 jika masukan w=1 secara berurutan Implementasi
selama 2 clock dengan Flip-flop
Lain
I Dari spesifikasi terlihat bahwa keluaran z tidak hanya Penyederhanaan
Rangkaian FSM
tergantung dari nilai w semata
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Urutan Sinyal Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
I Urutan sinyal masukan dan keluaran berikut Machine (FSM)
mendeskripsikan rangkaian yang diinginkan Metodologi Desain

Rangkaian FSM
Kebutuhan Desain
Siklus clock t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 Diagram Keadaan
w 0 1 0 1 1 1 0 1 1 0 1 Peta Next-state dan

Keluaran
z 0 0 0 0 0 1 1 0 0 1 0 Implementasi dan Analisis

Rangkaian
Desain Pencacah
I Siklus detak terjadi setiap transisi naik Clk Implementasi

dengan Flip-flop
Lain
I Nilai z=1 di t5 , t6 dan t9 karena masukan w di 2 siklus
Penyederhanaan
sebelumnya bernilai 1 atau terjadi urutan masukan Rangkaian FSM
w = 1 selama 2 detak Clk FSM Mealy
Ringkasan
Lisensi

Rangkaian
Bahasan Sekuensial
@2017,Eko Didik
Kebutuhan Desain
Machine (FSM)
Metodologi Desain
Kebutuhan Desain
Keluaran

Rangkaian
Implementasi
Lain
Penyederhanaan
Lisensi
FSM Mealy
Ringkasan
Lisensi
Rangkaian
Diagram Keadaan Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Langkah pertama untuk mendesain FSM adalah Finite State

Machine (FSM)
dengan menentukan berapa keadaan (state) yang Metodologi Desain
dibutuhkan dan transisi apa yang mungkin dari Rangkaian FSM
Kebutuhan Desain
satu keadaan ke keadaan lain Diagram Keadaan
I Tanpa prosedur preset untuk tiap keadaan (bersifat Peta Next-state dan
Keluaran
sekuensial) Implementasi dan Analisis

Rangkaian
I Desainer harus berpikir tentang rangkaian untuk Desain Pencacah
Implementasi
memenuhi FSM ini dengan Flip-flop
Lain
I Desain dimulai dengan mendefinisikan keadaan Penyederhanaan
reset, yaitu keadaan saat sumber daya diberikan ke Rangkaian FSM
FSM Mealy
rangkaian atau sinyal reset diterima
Ringkasan
Lisensi

Rangkaian
Diagram Keadaan (1) Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
I Asumsi, keadaan mulai adalah A, yaitu keadaan saat Machine (FSM)
reset Metodologi Desain

Rangkaian FSM
I Selama masukan w=0, rangkaian tidak melakukan Kebutuhan Desain
Diagram Keadaan
apapun dan nilai z=0 Tabel dan Variabel Keadaan

Peta Next-state dan
Keluaran
Rangkaian
Desain Pencacah
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Sinkron
@2017,Eko Didik
Widianto (di-
I Saat w=1, rangkaian akan mengalami transisi ke Finite State

Machine (FSM)
keadaan baru (B) Metodologi Desain
Rangkaian FSM
I Transisi ini terjadi di transisi naik sinyal clock Kebutuhan Desain
berikutnya Diagram Keadaan

I Di keadaan B ini, nilai keluaran z masih 0 (z=0) Peta Next-state dan
Keluaran
Rangkaian
Desain Pencacah
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Sinkron
I Saat rangkaian berada di keadaan B dan w=1, @2017,Eko Didik

Widianto (di-
rangkaian akan mengalami transisi ke keadaan baru dik@live.undip.ac.id)
(C) Finite State

Machine (FSM)
I Transisi ini terjadi di transisi naik sinyal clock
Metodologi Desain
berikutnya Rangkaian FSM
I Di keadaan C ini, nilai keluaran z menjadi 1 (z=1) Kebutuhan Desain
Diagram Keadaan
karena terjadi deretan w yang bernilai 11 Tabel dan Variabel Keadaan

Peta Next-state dan
Keluaran
I Jika w=0? maka keadaan akan kembali ke A dan Implementasi dan Analisis
Rangkaian
deretan harus mulai dari keadaan A Desain Pencacah
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Sinkron
@2017,Eko Didik
Widianto (di-
I Diagram keadaan lengkap (Model Moore) Finite State

Machine (FSM)
I Terdiri atas 3 keadaan A, B dan C untuk semua Metodologi Desain
valuasi nilai masukan w Rangkaian FSM
Kebutuhan Desain
Diagram Keadaan
Peta Next-state dan
Keluaran
Rangkaian
Desain Pencacah
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Bahasan Sekuensial
@2017,Eko Didik
Kebutuhan Desain
Machine (FSM)
Metodologi Desain
Kebutuhan Desain
Keluaran

Rangkaian
Implementasi
Lain
Penyederhanaan
Lisensi
FSM Mealy
Ringkasan
Lisensi
Rangkaian
Tabel Keadaan (State Table) Sekuensial
Sinkron
I Diagram keadaan menjabarkan fungsionalitas @2017,Eko Didik

Widianto (di-
rangkaian (bukan implementasinya) dik@live.undip.ac.id)
I Translasi ke bentuk tabular menjadi tabel keadaan Finite State

Machine (FSM)
(state table)
Metodologi Desain
Rangkaian FSM
I Tabel keadaan berisi: Kebutuhan Desain
Diagram Keadaan
I Semua transisi dari tiap present_state ke Tabel dan Variabel Keadaan
Peta Next-state dan
next_state untuk semua valuasi dari nilai masukan Keluaran
(w) Rangkaian
Desain Pencacah
I Keluaran, z, ditentukan oleh present_state (mesin
Implementasi
Moore) dengan Flip-flop
Lain
Penyederhanaan
Present Next_state Output Rangkaian FSM
state w=0 w=1 z FSM Mealy
A A B 0 Ringkasan
B A C 0 Lisensi
C A C 1
Rangkaian
Pemberian Nilai Keadaan (State Assignment) Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Keadaan didefinisikan sebagai variabel, misalkan
Finite State
keadaan A, B, dan C Machine (FSM)
Metodologi Desain
I Tiap keadaan direpresentasikan dengan valuasi Rangkaian FSM
(pemberian nilai) dari variabel keadaan tersebut Kebutuhan Desain
Diagram Keadaan
I Tiap variabel state diimplementasikan dengan Peta Next-state dan
Keluaran
sebuah flip-flop Implementasi dan Analisis

Rangkaian
Desain Pencacah
I Karena terdapat 3 state yang perlu direalisasikan,
Implementasi
maka akan diperlukan dua buah variabel state dengan Flip-flop
Lain
I Menggunakan y2 y1 untuk present state (sebagai Penyederhanaan
Rangkaian FSM
variabel present_state)
I Menggunakan Y2 Y1 untuk next state (sebagai FSM Mealy
variabel next_state) Ringkasan
Lisensi

Rangkaian
Tabel Keadaan Bernilai (State-assigned Sekuensial
Sinkron
Table) @2017,Eko Didik
Widianto (di-
I Valuasi variabel keadaan membentuk tabel keadaan
Finite State
bernilai Machine (FSM)
Metodologi Desain
I Keadaan A=00, B=01 dan C=10 Rangkaian FSM
Kebutuhan Desain
Diagram Keadaan
Present state Next state Y2 Y1 Output Tabel dan Variabel Keadaan
Peta Next-state dan
State Valuasi y2 y1 w=0 w=1 z Keluaran
Rangkaian
A 00 00 00 01 0 Desain Pencacah
B 01 01 00 10 0 Implementasi
dengan Flip-flop
C 10 10 00 10 1 Lain
11 dd dd d Penyederhanaan
Rangkaian FSM
FSM Mealy
I Keadaan D, y2 y1 = 11 ditambahkan dalam tabel Ringkasan
Lisensi
I Tidak digunakan, namun diperlukan untuk
kelengkapan
Rangkaian
Bahasan Sekuensial
@2017,Eko Didik
Kebutuhan Desain
Machine (FSM)
Metodologi Desain
Kebutuhan Desain
Keluaran

Rangkaian
Implementasi
Lain
Penyederhanaan
Lisensi
FSM Mealy
Ringkasan
Lisensi
Rangkaian
Peta Next-state dan Keluaran Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Peta Karnaugh disusun dari tabel nilai keadaan
Finite State
untuk: Machine (FSM)
I Rangkaian luaran (z) Metodologi Desain

Rangkaian FSM
I Rangkaian masukan ke flip-flop (next-state) Kebutuhan Desain
Diagram Keadaan
I Rangkaian luaran dan rangkaian masukan flip-flop Peta Next-state dan
Keluaran
adalah rangkaian kombinasional Implementasi dan Analisis
Rangkaian
I Mengkonstruksi peta next-sate tergantung dari tipe Desain Pencacah
Implementasi
flip-flop (D, T, JK) yang akan digunakan untuk dengan Flip-flop
Lain
implementasi
Penyederhanaan
Rangkaian FSM
I Flip-flop D dapat digunakan secara langsung
FSM Mealy
I Peta next-state disusun secara langsung dari tabel
Ringkasan
keadaan bernilai karena Q(t + 1) = Q + = D
Lisensi

Rangkaian
Peta Next_state dan Keluaran Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Kebutuhan Desain
Diagram Keadaan
Peta Next-state dan
Keluaran
Rangkaian
Desain Pencacah
Implementasi
dengan Flip-flop
I Di rangkaian flip-flop D, nilai Y2 Y1 = D2 D1 dengan Dx adalah Lain
masukan flip-flop data x Penyederhanaan
Rangkaian FSM
Y1 = wy 2 y 1 FSM Mealy
Ringkasan
Y2 = wy1 + wy2 = w (y1 + y2 )
Lisensi
z = y2

Rangkaian
Bahasan Sekuensial
@2017,Eko Didik
Kebutuhan Desain
Machine (FSM)
Metodologi Desain
Kebutuhan Desain
Keluaran

Rangkaian
Implementasi
Lain
Penyederhanaan
Lisensi
FSM Mealy
Ringkasan
Lisensi
Rangkaian
Diagram Rangkaian Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Kebutuhan Desain
Diagram Keadaan
Peta Next-state dan
Keluaran
Rangkaian
Desain Pencacah
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Diagram Pewaktuan Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Kebutuhan Desain
Diagram Keadaan
Peta Next-state dan
Keluaran
Rangkaian
Desain Pencacah
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Bahasan Sekuensial
@2017,Eko Didik
Kebutuhan Desain
Machine (FSM)
Metodologi Desain
Kebutuhan Desain
Keluaran

Rangkaian
Implementasi
Lain
Penyederhanaan
Lisensi
FSM Mealy
Ringkasan
Lisensi
Rangkaian
Desain Pencacah Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Desain pencacah 2-bit untuk mencacah dengan ketentuan

Finite State
berikut: Machine (FSM)
Metodologi Desain
I Urutan 0,1,2,3,0,... (up counter) jika sinyal kontrol U=1 atau Rangkaian FSM
I Urutan 0,3,2,1,0,... (down counter) jika sinyal kontrol U=0 Kebutuhan Desain
Diagram Keadaan
I Desain ini membuat pencacah naik/turun 2-bit Tabel dan Variabel Keadaan
Peta Next-state dan
Keluaran
I Masukan U mengontrol arah pencacahan (naik/turun) Implementasi dan Analisis
Rangkaian
I Masukan Reset mereset pencacah ke NOL Desain Pencacah
I Dua keluaran (Z1 Z0 ) menunjukkan nilai keluaran (0-3) Implementasi

I Pencacah menghitung saat transisi positif sinyal clock dengan Flip-flop
Lain
I Tujuan: mendesain rangkaian pencacah sebagai mesin Penyederhanaan
Rangkaian FSM
sekuensial sinkron menggunakan
FSM Mealy
I Flip-flop D, T, dan JK
Ringkasan
Lisensi

Rangkaian
Diagram Keadaan Pencacah Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Kebutuhan Desain
Diagram Keadaan
Peta Next-state dan
Keluaran
Rangkaian
Desain Pencacah
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Tabel Keadaan Pencacah Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Present Next state Output Rangkaian FSM
Kebutuhan Desain
state U=0 U=1 Z1 Z0 Diagram Keadaan
A D B 00 Peta Next-state dan
Keluaran
B A C 01 Implementasi dan Analisis

Rangkaian
Desain Pencacah
C B D 10
Implementasi
D C A 11 dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Tabel Keadaan Bernilai Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Misalnya:
Finite State
Machine (FSM)
I Memilih pemberian nilai keadaan A=00, B=01, C=10
Metodologi Desain
dan D=11 Rangkaian FSM
I Keluaran Z1 Z0 menjadi output dari flip-flop secara Kebutuhan Desain
Diagram Keadaan
langsung (nilai variabel present_state) Tabel dan Variabel Keadaan
Peta Next-state dan
Keluaran
Present state Next state Y2 Y1 Output Rangkaian
Desain Pencacah
y2 y1 U=0 U=1 Z1 Z0 Implementasi
00 11 01 00 dengan Flip-flop
Lain
01 00 10 01 Penyederhanaan
Rangkaian FSM
10 01 11 10
FSM Mealy
11 10 00 11
Ringkasan
Lisensi

Rangkaian
Implementasi dengan Flip-Flip D Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Untuk implementasi FSM dengan flip-flop D, sinyal Finite State

Machine (FSM)
next-state dalam tabel pemberian nilai keadaan Metodologi Desain
Rangkaian FSM
berkaitan secara langsung dengan sinyal yang harus Kebutuhan Desain
diaplikasikan ke masukan D Diagram Keadaan

Peta Next-state dan
I atau Dx = Yx Keluaran
Rangkaian
I Kemudian peta Karnaugh untuk masukan D dapat Desain Pencacah
diturunkan secara langsung dari tabel keadaan Implementasi

dengan Flip-flop
bernilai Lain
Penyederhanaan
I Mekanisme ini tidak berlaku untuk tipe flip-flop lain Rangkaian FSM
(T, JK) FSM Mealy
Ringkasan
Lisensi

Rangkaian
Tabel Keadaan Bernilai dan Peta Next state Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Kebutuhan Desain
Diagram Keadaan
Peta Next-state dan
Keluaran
Rangkaian
Desain Pencacah
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Y1 = y 1 Rangkaian FSM
FSM Mealy
Y 2 = y1 ⊕ y2 ⊕ u
Ringkasan
Z0 = y1 Lisensi
Z1 = y2
Rangkaian
Diagram Rangkaian (Flip-flop D) Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Kebutuhan Desain
Diagram Keadaan
Peta Next-state dan
Keluaran
Rangkaian
Desain Pencacah
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Implementasi dengan Flip-flop Lain Sekuensial
Sinkron
@2017,Eko Didik
I Implementasi FSM menggunaan DFF dapat dilakukan dengan Widianto (di-
membuat secara langsung K-map untuk fungsi next_state dari dik@live.undip.ac.id)
tabel keadaan bernilai

Finite State
Machine (FSM)
I Keluaran fungsi next_state ini langsung diimplementasikan
ke masukan DFF sehingga Dx = Yx Metodologi Desain
Rangkaian FSM
I Tidak berlaku untuk TFF dan JK
Implementasi
I Untuk flip-flop T- dan JK-, langkah yang perlu dilakukan adalah dengan Flip-flop
Lain
menurunkan input yang diinginkan ke dalam flip-flop Implementasi dengan TFF
Implementasi dengan JKFF
I Dimulai dengan mengkonstruksi tabel transisi untuk Penyederhanaan
flip-flop yang akan digunakan Rangkaian FSM
FSM Mealy
I Tabel ini menyederhanakan daftar masukan yang
diinginkan untuk satu perubahan keadaan Ringkasan
Lisensi
I Tabel transisi ini digunakan dengan tabel keadaan bernilai
untuk menyusun sebuah tabel eksitasi
I Tabel eksitasi menentukan masukan flip-flop yang
diperlukan yang harus dieksitasi untuk menyebabkan
transisi ke masukan berikutnya
Rangkaian
Tabel Transisi Sekuensial
Sinkron
@2017,Eko Didik
I Tabel transisi mendaftar masukan flip-flop yang Widianto (di-
mempengaruhi perubahan tertentu
Finite State
I Diturunkan dari tabel karakteristik flip-flop yang Machine (FSM)
digunakan Metodologi Desain
Rangkaian FSM
I Tabel ini menunjukkan nilai masukan untuk tiap
kemungkinan perubahan keadaan dari Q ke Q + Implementasi
dengan Flip-flop
Lain
Implementasi dengan TFF
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Bahasan Sekuensial
@2017,Eko Didik
Kebutuhan Desain
Machine (FSM)
Metodologi Desain

dengan Flip-flop
Desain Pencacah Lain
Implementasi dengan Flip-flop Lain Implementasi dengan JKFF
Implementasi dengan TFF Penyederhanaan

Rangkaian FSM
Penyederhanaan Rangkaian FSM Ringkasan
Permasalahan Pemberian Nilai Keadaan Lisensi

One Hot Encoding
FSM Mealy
Ringkasan
Lisensi
Rangkaian
Implementasi dengan Flip-flop T Sekuensial
Sinkron
I Menggunakan daftar dari tabel transisi untuk menurunkan
@2017,Eko Didik
masukan flip-flop berdasarkan tabel keadaan bernilai (mis. Widianto (di-
desain pencacah 2 bit)
I Membentuk tabel eksitasi Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Present state Masukan TFF OutputImplementasi
Q Q+ T y2 y1 U=0 U=1 Z1 Z0 dengan Flip-flop
Lain
0 0 0 Y2 Y1 T2 T1 Y2 Y1 T2 T1 Implementasi dengan TFF
0 1 1 00 11 11 01 01 00 Penyederhanaan
Rangkaian FSM
1 0 1 01 00 01 10 11 01
FSM Mealy
1 1 0 10 01 11 11 01 10
Ringkasan
11 10 01 00 11 11
Lisensi
I Nilai T2 T1 diperoleh dengan mencari nilai T dari masukan yx Yx

dalam tabel transisi
I jika y2 y1 = 00 dan Y2 Y1 = 11, maka akan menghasilkan
T2 T1 = 11 karena y2 Y2 = 01 dan y1 Y1 = 01 menghasilkan
T2 = 1 dan T1 = 1
Rangkaian
Tabel Eksitasi dan Peta Karnaugh Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Mencari masukan T1 untuk flip-flop #1 dan T2 untuk dik@live.undip.ac.id)
flip-flop #2
Finite State
I Kolom next_state diabaikan sehingga diperoleh Machine (FSM)
Metodologi Desain
tabel eksitasi Rangkaian FSM
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Diagram Rangkaian (TFF) Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi
I Latihan
I Desain rangkaian sekuensial sinkron untuk pendeteksi urutan
1 → 1 → 0 menggunakan TFF. Gambarkan skematik
rangkaiannya menggunakan IC TTL. Analisis rangkaian sehingga
jelas perilakunya sebagai pendeteksi urutan 1 → 1 → 0

Rangkaian
Bahasan Sekuensial
@2017,Eko Didik
Kebutuhan Desain
Machine (FSM)
Metodologi Desain

dengan Flip-flop
Implementasi dengan Flip-flop Lain Implementasi dengan JKFF
Implementasi dengan TFF Penyederhanaan

Rangkaian FSM
Penyederhanaan Rangkaian FSM Ringkasan
Permasalahan Pemberian Nilai Keadaan Lisensi

One Hot Encoding
FSM Mealy
Ringkasan
Lisensi
Rangkaian
Implementasi flip-flop JK Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Menggunakan daftar dari tabel transisi untuk
menurunkan masukan flip-flip berdasarkan tabel Finite State
Machine (FSM)
keadaan bernilai Metodologi Desain
Rangkaian FSM
I Harus dilakukan untuk tiap masukan (J dan K) di tiap
Implementasi
flip-flop dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Implementasi flip-flop JK (2) Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Membuat tabel eksitasi
Finite State
I Tiap kolom next_state diuraikan menjadi 2 kolom Machine (FSM)
masukan JK, yaitu J2 K2 untuk flip-flop #2 dan Metodologi Desain

Rangkaian FSM
J1 K1 untuk flip-flop #1
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Tabel Eksitasi dan Peta Karnaugh Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Mencari masukan J dan K untuk flip-flop #1 dik@live.undip.ac.id)
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Tabel Eksitasi dan Peta Karnaugh (2) Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Mencari masukan J dan K untuk flip-flop #2 dik@live.undip.ac.id)
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Diagram Rangkaian (Flip-flop JK) Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi
I Desain rangkaian sekuensial sinkron untuk pendeteksi urutan

1 → 1 → 0 menggunakan JKFF. Gambarkan skematik rangkaiannya
menggunakan IC TTL. Analisis rangkaian sehingga jelas perilakunya
sebagai pendeteksi urutan 1 → 1 → 0
Rangkaian
Bahasan Sekuensial
@2017,Eko Didik
Kebutuhan Desain
Machine (FSM)
Metodologi Desain

dengan Flip-flop
Penyederhanaan
Implementasi dengan Flip-flop Lain Rangkaian FSM
Implementasi dengan TFF Permasalahan Pemberian
Nilai Keadaan
Implementasi dengan JKFF Petunjuk Pemberian Nilai

Keadaan
One Hot Encoding
Penyederhanaan Rangkaian FSM FSM Mealy
Permasalahan Pemberian Nilai Keadaan Ringkasan
Petunjuk Pemberian Nilai Keadaan Lisensi
One Hot Encoding
FSM Mealy
Ringkasan
Lisensi
Rangkaian
Permasalahan Pemberian Nilai Keadaan Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Di contoh sebelumnya, pemberian nilai keadaan dik@live.undip.ac.id)
yang dilakukan masih sederhana dan secara

Finite State
langsung Machine (FSM)
Metodologi Desain
I Keadaan A diberi nilai 00, B dengan 01, C dengan 10 Rangkaian FSM
dan seterusnya Implementasi
I Bagaimana melakukan pemberian nilai alternatif dengan Flip-flop
Lain
untuk keadaan yang dapat menghasilkan solusi
Penyederhanaan
rangkaian yang lebih sederhana? Rangkaian FSM
Permasalahan Pemberian
Nilai Keadaan
Petunjuk Pemberian Nilai
Keadaan
One Hot Encoding
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Pemberian Nilai Keadaan Alternatif Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Dengan mengubah nilai keadaan
Finite State
Keadaan Nilai semula Nilai Alternatif Machine (FSM)
Metodologi Desain
A 00 00 Rangkaian FSM
B 01 01 Implementasi
dengan Flip-flop
C 10 11 Lain
Tidak digunakan 11 10 Penyederhanaan

Rangkaian FSM
I Tabel nilai keadaannya menjadi: Permasalahan Pemberian
Nilai Keadaan
Keadaan
One Hot Encoding
FSM Mealy
Ringkasan
Lisensi

Rangkaian
K-map untuk fungsi next_state dan Keluaran Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
Nilai Keadaan
Keadaan
One Hot Encoding
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Implementasi Rangkaian yang Sekuensial
Sinkron
Disederhanakan @2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
Nilai Keadaan
Keadaan
One Hot Encoding
FSM Mealy
Ringkasan
Lisensi
Bandingkan dengan:
Rangkaian
Bahasan Sekuensial
@2017,Eko Didik
Kebutuhan Desain
Machine (FSM)
Metodologi Desain

dengan Flip-flop
Penyederhanaan
Nilai Keadaan

Keadaan
One Hot Encoding
One Hot Encoding
FSM Mealy
Ringkasan
Lisensi
Rangkaian
Permasalahan Pemberian Nilai Keadaan Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Secara umum, untuk rangkaian yang lebih besar dan Finite State
Machine (FSM)
kompleks, pemberian nilai keadaan yang berbeda Metodologi Desain
dapat sangat berpengaruh ke biaya implementasi Rangkaian FSM
rangkaian akhirnya Implementasi

dengan Flip-flop
Lain
I Pemberian nilai keadaan merupakan langkah kritis
Penyederhanaan
I Bahkan seringkali tidak mungkin (tidak dapat Rangkaian FSM
dilakukan) untuk menemukan pemberian nilai Permasalahan Pemberian
Nilai Keadaan
variabel terbaik untuk rangkaian yang besar karena Petunjuk Pemberian Nilai
Keadaan
jumlah keadaan yang tersedia banyak One Hot Encoding
I Perangkat CAD digunakan untuk membuat FSM Mealy
pemberian nilai keadaan menggunakan teknik Ringkasan
heuristik Lisensi

Rangkaian
Petunjuk Pemberian Nilai Keadaan Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Petunjuk ini tidak menjamin solusi yang minimal dik@live.undip.ac.id)
(paling sederhana)
Finite State
I Nilai keadaan-keadaan disebut berdekatan jika Machine (FSM)
Metodologi Desain
mereka hanya berbeda satu variabel keadaan Rangkaian FSM
Implementasi
Petunjuk pemberian nilai keadaan: dengan Flip-flop
Lain
1. Keadaan-keadaan yang mempunyai next_state yang
Penyederhanaan
sama untuk suatu masukan w seharusnya diberikan Rangkaian FSM
nilai yang berdekatan Nilai Keadaan
Keadaan
2. Keadaan-keadaan yang merupakan next_state dari One Hot Encoding
state yang sama seharusnya diberikan nilai yang FSM Mealy
berdekatan Ringkasan
Lisensi
3. Keadaan-keadaan yang mempunyai keluaran yang
sama untuk suatu masukan seharusnya diberikan
nilai yang berdekatan (grup 1 di keluaran K-map)
Rangkaian
Petunjuk Penugasan Keadaan Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
1. Keadaan-keadaan yang
mempunyai next_state yang Finite State
Machine (FSM)
sama untuk suatu masukan Metodologi Desain
w seharusnya diberikan nilai Rangkaian FSM
Implementasi
yang berdekatan dengan Flip-flop
Lain
Penyederhanaan
2. Keadaan-keadaan yang Rangkaian FSM
merupakan next_state dari Nilai Keadaan
keadaan yang sama Keadaan

One Hot Encoding
seharusnya diberikan nilai FSM Mealy
yang berdekatan Ringkasan
Lisensi

Rangkaian
Contoh Diagram Keadaan Moore Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Diagram untuk mendeteksi urutan 101 dik@live.undip.ac.id)
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
Nilai Keadaan
Keadaan
One Hot Encoding
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Contoh Pemberian Nilai Keadaan Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Dua variabel
keadaan y1 y0 Finite State
Machine (FSM)
I A=00 (keadaan Metodologi Desain
Rangkaian FSM
mulai)
Implementasi
dengan Flip-flop
1. {A,D}, {B,D}, {A,C} Lain
Penyederhanaan
2. {A,D}, {B,C} Rangkaian FSM
3. {A,B,C} Nilai Keadaan
Keadaan
One Hot Encoding
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Tabel Keadaan Bernilai Sekuensial
Sinkron
Present state Next state Y2 Y1 Output @2017,Eko Didik
Widianto (di-
y2 y1 w=0 w=1 Z dik@live.undip.ac.id)
(A) 00 (A) 00 (B) 11 0
Finite State
(B) 11 (C) 01 (B) 11 0 Machine (FSM)
(C) 01 (A) 00 (D) 10 0 Metodologi Desain

Rangkaian FSM
(D) 10 (C) 01 (B) 11 1 Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
Nilai Keadaan
Keadaan
One Hot Encoding
FSM Mealy
Ringkasan
Lisensi
I Tugas: Gambarkan rangkaian sekuensialnya dan bandingkan

dari rangkaian sebelumnya dengan pemberian A=00, B=01,
http://didik.blog.undip.ac.id/buku/sistem-digital/
@2017,Eko Didik Widianto (didik@live.undip.ac.id) 61
C=10 dan D=11
Rangkaian
Bahasan Sekuensial
@2017,Eko Didik
Kebutuhan Desain
Machine (FSM)
Metodologi Desain

dengan Flip-flop
Penyederhanaan
Nilai Keadaan

Keadaan
One Hot Encoding
One Hot Encoding
FSM Mealy
Ringkasan
Lisensi
Rangkaian
One Hot Encoding Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
I Cara lain untuk memberikan nilai ke keadaan adalah dik@live.undip.ac.id)
dengan menggunakan variabel keadaan sebanyak Finite State

jumlah keadaan yang mungkin dalam rangkaian Machine (FSM)
sekuensial tersebut Metodologi Desain

Rangkaian FSM
I Tiap keadaan, (n-1) variabel keadaan bernilai 0, Implementasi
dengan Flip-flop
sedangkan 1 variabel bernilai 1 Lain
I Metode ini disebut one-hot encoding Penyederhanaan
Rangkaian FSM
I Variabel yang bernilai 1 dikatakan ’hot’ Permasalahan Pemberian
Nilai Keadaan
I Dalam implementasinya, metode ini membutuhkan Keadaan
One Hot Encoding
flip-flop yang lebih banyak, namun akan
FSM Mealy
mempermudah ekspresi keluaran
Ringkasan
I Ekspresi keluaran yang lebih sederhana akan Lisensi
membuat rangkaian lebih cepat, karena delay
propagasi dari keluaran flip-flop ke keluaran
berkurang

Rangkaian
Desain One Hot Encoding Sekuensial
Sinkron
@2017,Eko Didik
I Tugas: Desain rangkaian deteksi urutan 101 menggunakan Widianto (di-
pemberian nilai secara one-hot encoding
I Solusi. rangkaian mempunyai 4 keadaan, yaitu A, B, C dan D. Finite State
Pemberian nilai keadaan secara enkoding one-hot dilakukan Machine (FSM)
dengan menyatakan keadaan dalam 4 variabel, yaitu y4 y3 y2 y1 , Metodologi Desain

Rangkaian FSM
sehingga nilai A = 0001, B = 0010, C = 0100 dan D = 1000.
Implementasi
dengan Flip-flop
Lain
Present state Next state Y4 Y3 Y2 Y1 Output Penyederhanaan

State Valuasi Rangkaian FSM
y4 y3 y2 y1 w=0 w=1 Z Permasalahan Pemberian
Nilai Keadaan
A 0001 Petunjuk Pemberian Nilai
(A) 0001 (A) 0001 (B) 0010 0 Keadaan
B 0010 One Hot Encoding
(B) 0010 (C) 0100 (B) 0010 0
C 0100 FSM Mealy
(C) 0100 (A) 0001 (D) 1000 0 Ringkasan
D 1000
(D) 1000 (C) 0100 (B) 0010 1 Lisensi
I Fungsi keluaran z lebih sederhana, namun memerlukan 4 buah

DFF
Rangkaian
FSM Mealy Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi

Rangkaian
Rangkaian Detektor 1 → 1 Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
I Tabel Keadaan Bernilai
Implementasi
dengan Flip-flop
Lain
Present state Next state, Y Output, z
State Valuasi Penyederhanaan
y w=0 w=1 w=0 w=1 Rangkaian FSM
A 0
0 0 1 0 0 FSM Mealy
B 1
1 0 1 0 1 Ringkasan
Lisensi
I Persamaan:
Y = w
z = y ·w
Rangkaian
Rangkaian Detektor Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
Machine (FSM)
Metodologi Desain
Rangkaian FSM
Implementasi
dengan Flip-flop
Lain
Penyederhanaan
Rangkaian FSM
FSM Mealy
Ringkasan
Lisensi
I Rangkaian hanya membutuhkan 1 DFF dan 1 AND-2
sehingga lebih sederhana daripada rangkaian Moore

Rangkaian
Ringkasan Kuliah Sekuensial
Sinkron
@2017,Eko Didik
Widianto (di-
Finite State
I Yang telah kita pelajari hari ini: Machine (FSM)
Metodologi Desain
I FSM Mesin Moore dan Mealy Rangkaian FSM
I Kedua mesin mempunyai rangkaian next_state, Implementasi
rangkaian present_state (keadaan saat ini) dan dengan Flip-flop
Lain
rangkaian output (keluaran)
Penyederhanaan
I Desain rangkaian sekuensial sinkron menggunakan Rangkaian FSM
DFF, TFF dan JKFF FSM Mealy
I Tabel keadaan, tabel keadaan bernilai, tabel transisi Ringkasan
dan tabel eksitasi Lisensi
I Desain rangkaian sekuensial lebih sederhana
I Desain mesin Mealy dengan DFF

Rangkaian
Lisensi Sekuensial
Sinkron
Creative Common Attribution-ShareAlike 3.0 Unported (CC
@2017,Eko Didik
BY-SA 3.0) Widianto (di-
I Anda bebas:
Finite State
I untuk Membagikan — untuk menyalin, mendistribusikan, Machine (FSM)
dan menyebarkan karya, dan Metodologi Desain
I untuk Remix — untuk mengadaptasikan karya Rangkaian FSM
I Di bawah persyaratan berikut: Implementasi

dengan Flip-flop
Lain
I Atribusi — Anda harus memberikan atribusi karya sesuai
Penyederhanaan
dengan cara-cara yang diminta oleh pembuat karya Rangkaian FSM
tersebut atau pihak yang mengeluarkan lisensi. Atribusi FSM Mealy
yang dimaksud adalah mencantumkan alamat URL di
Ringkasan
bawah sebagai sumber.
Lisensi
I Pembagian Serupa — Jika Anda mengubah, menambah,
atau membuat karya lain menggunakan karya ini, Anda
hanya boleh menyebarkan karya tersebut hanya dengan
lisensi yang sama, serupa, atau kompatibel.
I Lihat: Creative Commons Attribution-ShareAlike 3.0 Unported
License
I Alamat URL: http://didik.blog.undip.ac.id/buku/sistem-digital/

TSK205 Kuliah#16 Desain Rangkaian Sekuensial Sinkron v201703

Diunggah oleh

Informasi Dokumen

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

TSK205 Kuliah#16 Desain Rangkaian Sekuensial Sinkron v201703

Diunggah oleh

Hak Cipta:

Format Tersedia

Rangkaian

Eko Didik Widianto Penyederhanaan

http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 1

http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 2

keadaan (state table) Metodologi Desain

nilai keadaan Ringkasan

http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 3

3. [C4] mengimplementasikan desain FSM menggunakan Metodologi Desain

menerapkan FSM Moore dan Mealy menggunakan IC TTL FSM Mealy

dan Implementasi, Penerbit Graha Ilmu, Cetakan 1,

Implementasi dengan JKFF FSM Mealy

turun dari 1 ke 0 Penyederhanaan

sedangkan mesin Mealy menggunakan model Mealy Finite State

http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 8

sedangkan di mesin Mealy: Ringkasan

http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 9

kebutuhan: model Moore;

keadaan (state table); Metodologi Desain

Aturan-aturan penentuan nilai variabel keadaan Tabel dan Variabel Keadaan

5. Membuat peta Karnaugh untuk next-state sebagai Implementasi

fungsi dari present-state. Dan nyatakan persamaan Ringkasan

7. Menggambar rangkaian sekuensial sinkron

Implementasi dengan Flip-flop Lain Implementasi dan Analisis

Implementasi dengan TFF Desain Pencacah

Petunjuk Pemberian Nilai Keadaan FSM Mealy

One Hot Encoding Ringkasan

memenuhi spesifikasi berikut: Metodologi Desain

keluaran, z Tabel dan Variabel Keadaan

http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 12

mendeskripsikan rangkaian yang diinginkan Metodologi Desain

w 0 1 0 1 1 1 0 1 1 0 1 Peta Next-state dan

z 0 0 0 0 0 1 1 0 0 1 0 Implementasi dan Analisis

I Siklus detak terjadi setiap transisi naik Clk Implementasi

http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 13

Implementasi dengan Flip-flop Lain Implementasi dan Analisis

Implementasi dengan TFF Desain Pencacah

Petunjuk Pemberian Nilai Keadaan FSM Mealy

One Hot Encoding Ringkasan

I Langkah pertama untuk mendesain FSM adalah Finite State

sekuensial) Implementasi dan Analisis

I Desainer harus berpikir tentang rangkaian untuk Desain Pencacah

http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 15

reset Metodologi Desain

apapun dan nilai z=0 Tabel dan Variabel Keadaan

http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 16

I Saat w=1, rangkaian akan mengalami transisi ke Finite State

berikutnya Diagram Keadaan

http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 17

I Saat rangkaian berada di keadaan B dan w=1, @2017,Eko Didik

(C) Finite State

karena terjadi deretan w yang bernilai 11 Tabel dan Variabel Keadaan

deretan harus mulai dari keadaan A Desain Pencacah

http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 18

I Diagram keadaan lengkap (Model Moore) Finite State

http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 19

Implementasi dengan Flip-flop Lain Implementasi dan Analisis

Implementasi dengan TFF Desain Pencacah

Petunjuk Pemberian Nilai Keadaan FSM Mealy

One Hot Encoding Ringkasan

I Diagram keadaan menjabarkan fungsionalitas @2017,Eko Didik

I Translasi ke bentuk tabular menjadi tabel keadaan Finite State

sebuah flip-flop Implementasi dan Analisis

variabel next_state) Ringkasan

http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto (didik@live.undip.ac.id) 22