CONTOH PADA BERBAGAI ARSITEKTUR

ARSITEKTUR INTEL 32 & 64-BIT

Manajemen memori dalam sistem IA-32 dibagi menjadi dua komponen—segmentasi dan
paging— yang cara kerjanya sebagai berikut:

CPU menghasilkan logical address, yang diberikan ke segmentation unit. Segementation unit
menghasilkan linear address untuk setiap logical address. Selanjutnya, linear address diberikan ke
paging unit, yang menghasilkan alamat fisik di main memory. Dengan demikian, segmentation
dan paging unit membentuk ekuivalen dari memory-management unit (MMU).
Arsitektur IA-32 memungkinkan segmen hingga sebesar 4 GB, dan maksimum jumlah segmen per
proses adalah 16 K. Ruang logical address dari suatu proses dibagi menjadi dua partisi. Partisi
pertama disimpan di tabel deskriptor lokal (LDT), terdiri dari hingga 8 K segmen yang bersifat
private untuk proses itu sendiri. sedangkan, partisi kedua disimpan dalam tabel deskriptor global
(GDT), terdiri dari hingga 8 K segmen yang dibagi di antara semua proses. Setiap entri di LDT
dan GDT terdiri dari 8-byte segment descriptor dengan informasi rinci tentang segmen tertentu,
termasuk lokasi basis dan limit segmen tersebut.
Informasi dari basis dan limit tentang segmen yang bersangkutan digunakan untuk menghasilkan
linier address. Pertama, limit digunakan untuk memeriksa validitas alamat. Jika alamat tidak valid,
kesalahan memori dihasilkan, mengakibatkan jebakan ke sistem operasi. Jika valid, maka nilai
offset ditambahkan ke nilai basis, menghasilkan alamat linier 32-bit.
Saat pengembang perangkat lunak mulai menemukan keterbatasan memori 4 GB arsitektur 32-bit,
Intel mengadopsi page address extension (PAE), yang memungkinkan prosesor 32-bit untuk
mengakses ruang physical address yang lebih besar dari 4 GB. Pada PAE, paging yang awalnya
berasal dari skema dua tingkat menjadi skema tiga tingkat. PAE juga meningkatkan entri direktori
halaman dan tabel halaman dari 32 menjadi 64 bit dalam ukuran, yang memungkinkan alamat
basis tabel halaman dan bingkai halaman untuk memperpanjang dari 20 sampai 24 bit.
Dikombinasikan dengan offset 12-bit, PAE meningkatkan ruang alamat menjadi 36 bit, yang
mendukung hingga 64 GB dari memori fisik.

X86-64
x86-64 memiliki logical dan physical address space yang jauh lebih besar, di mana address space-
nya dapat menghasilkan 2^64 byte dari addressable memory—angka yang lebih besar dari 16
quintillion (atau 16 exabytes). Namun, meskipun sistem 64-bit berpotensi dapat meng-address
memori sebanyak itu, dalam praktiknya jauh lebih sedikit dari 64 bit yang digunakan untuk
representasi address dalam desain saat ini. Arsitektur x86-64 saat ini menyediakan 48-bit virtual
address dengan dukungan untuk ukuran halaman 4 KB, 2 MB, atau 1 GB menggunakan four levels
of paging hierarchy.

ARSITEKTUR ARM
Arsitektur ARM 32-bit mendukung page sizes berikut:
1. 4-KB dan 16-KB pages
2. 2. 1-MB dan 16-MB pages (termed sections)
Sistem paging yang digunakan tergantung pada apakah page atau section sedang dirujuk. One-
level paging digunakan untuk section 1-MB dan 16-MB, sedangkan two-level paging digunakan
untuk pages 4-KB dan 16-KB. Arsitektur ARM juga mendukung dua tingkat TLB. Di tingkat luar
ada dua TLB mikro — TLB terpisah untuk data dan satu lagi untuk instruksi. Di tingkat dalam ada
main TLB tunggal. Address translation dimulai pada tingkat mikro TLB. Dalam kasus miss, main
TLB kemudian diperiksa. Jika kedua TLB menghasilkan miss, page table walk harus dilakukan
dalam perangkat keras.