Laporan Tugas Besar

Perancangan Komponen Terprogram

Disusun oleh:
Fiqi Fauzan Asaddin 201810130311001
Muhammad Ardy Rahman 201810130311013
Ryan Haqiqi 201810130311019
Fadllun Amir AlFitri 201810130311024

Fakultas Teknik
Jurusan S1 Teknik Elektro
Universitas Muhammadiyah Malang
2022
 A. Gambar Awal Rangkaian Sebelum Penambahan

Gambar 1 Rangkaian Awal Gerbang Logika

Berikut ini merupakan rangkaian gerbang logika yang kami dapatkan dengan
tugas menambahan fungsi clear. Fungsi Clear mengartikan menghilangkan inputan-
inputan yang ada lalu diubahnya menjadi inputan paling awal pengerjaan. Dapat
disamakan juga seperti kerjanya sebuah reset sehingga pengerjaan suatu program
terulang kembali dari awal.
Untuk dapat memasukkan sebuah fungsi clear kami perlu menambahkan sebuah
inputan baru. Inputan yang baru ini merupakan trigger untuk memasukkan fungsi clear
tersebut. Cara kerja dari inputan baru ini yaitu bila dia mendapatkan logika tinggi atau
logika 1 maka akan mulai menggulang data ke awal. Selama inputan dari fungsi clear
ini mendapatkan logika tinggi maka rangkaian gerbang logika akan terus menggulang
sampai inputan dari fungsi clear berubah menjadi logika rendah atau logika 0.
 B. Rangkaian Simulasi Gerbang Logika

Gambar 2 Simulasi Rangkaian Gerbang Logika

Dari gambar 2 dapat dijelaskan bahwa rangkaian gerbang logika awal
ditambahkan dengan fungsi clear. Fungsi clear dipasangkan pada bagian awal proses
yang nantinya akan mengubah keluaran dari Load.
C. Hasil Simulasi Rangkaian

Gambar 3 Hasil Simulasi Pada Rangkaian Gerbang Logika

Berikut merupakan hasil dari simulasi rangkaian gerbang logika dengan fungsi
clear. Dapat dilihat bila suatu inputan clear atau “Clr” memiliki input logika 0 maka
proses dari rangkaian tetap berjalan. Ketika dimasukkan logika 1 maka semua proses
terhenti atau memiliki output logika 0.
 Dari simulasi-simulasi yang dilalukan kami dapat membentuk tabel kebenaran
yang akan membuktikan atau juga menampilkan dalam bentuk data proses kerja dari
rangkaian gerbang logika. Dan juga terdapat diagram state untuk memberikan
gambaran dari kerja rangkaian tersebut.
D. Tabel kebenaran
Tabel 1 Tabel Kebenaran Hasil Simulasi
Load D3 D2 D1 D0 clk Q0 Q1 Q2 Q3
1 0 0 0 0 0 0 0 0 0
1 1 0 0 0 0
1 0 0 0 1 0 0 0 0 0
1 1 1 0 0 0
1 0 0 1 0 0 1 0 0 0
1 1 0 1 0 0
1 0 0 1 1 0 0 1 0 0
1 1 1 1 0 0
1 0 1 0 0 0 1 1 0 0
1 1 0 0 1 0
1 0 1 0 1 0 0 0 1 0
1 1 1 0 1 0
1 0 1 1 0 0 1 0 1 0
1 1 0 1 1 0
1 0 1 1 1 0 0 1 1 0
1 1 1 1 1 0
1 1 0 0 0 0 1 1 1 0
1 1 0 0 0 1
1 1 0 0 1 0 0 0 0 1
1 1 1 0 0 1
1 1 0 1 0 0 1 0 0 1
1 1 0 1 0 1
1 1 0 1 1 0 0 1 0 1
1 1 1 1 0 1
1 1 1 0 0 0 1 1 0 1
1 1 0 0 1 1
1 1 1 0 1 0 0 0 1 1
1 1 1 0 1 1
1 1 1 1 0 0 1 0 1 1
1 1 0 1 1 1
1 1 1 1 1 0 0 1 1 1
1 1 1 1 1 1

E. Gambar Diagram State

Gambar 4 Diagram State Dari Simulasi Rangkaian Gerbang Logika

Gambar 5 Diagram Waktu Dari Rangkaian Gerbang Logika