Flip-Flop adalah rangkaian digital yang digunakan untuk menyimpan satu bit secara semi
permanen sampai ada suatu perintah untuk menghapus atau mengganti isi dari bit yang disimpan.
Prinsip dasar dari flip-flop adalah suatu komponen elektronika dasar seperti transistor, resistor,
dan dioda yang dirangkai menjadi suatu gerbang logika yang dapat bekerja secara sekuensial.
Flip-Flop merupakan rangkaian logika yang memiliki output Q1 dan Q2 yang selalu berlawanan
kondisinya.
Ada dua jenis Flip-Flop yaitu Astabil Flip-Flop dan Bistabil Flip-Flop. Pada Bistabil Flip-Flop
memiliki jenis jenis antara lain :
1.
RS Flip-Flop
2.
RS Clocked Flip-Flop
3.
D Flip-Flop
4.
JK Flip-Flop
Untuk memahami lebih jelas mengenai Flip-flop, maka dapat dilihat pada materi berikut ini:
A. Astabil Flip - Flop
Astabil Flip-Flop merupakan Flip-Flop yang secara langsung outputnya bergantian berubah
saat catu daya diberikan kepadanya.
Syarat pada Astabil Flip Flop, yaitu :
1.
R1 = R2 2,2 k
2.
C1` = C2 , bebas
Frekuensi outputnya = 1/1,414 x R x C
Dengan C = 1/1,414 x R
Astabil Flip-Flop berfungsi sebagai sumber lock pada rangkaian logika. Untuk memahami
Astabil Flip-Flop dapat dilihat pada rangkaian pengujian berikut.
Rangkaian Pengujian
Gambar Rangkaian :
b. Rangkaian Pengujian
Gambar Rangkaian :
c. Hasil Pengujian
In
Out
Keterangan
Q'
Dilarang
OK
OK
Tidak diketahui
d. Kesimpulan
1.
Jika harga R = 0 dan S = 0 maka Outputnya Q = 1 dan Q'= 1, hasil tersebut dilarang.
2.
Jika harga R = 0 dan S = 1 maka Outputnya Q = 0 dan Bukan Q' = 1, hasil tersebut OK.
3.
Jika harga R = 1 dan S = 0 maka Outputnya Q = 1 dan Bukan Q' = 0, hasil tersebut OK.
4.
Jika harga R = 1 dan S = 1, hasil yang diperoleh tidak diketahui.
"Apabila hasil Outputnya berlainan, maka RS Flip-Flop dapat dipakai, dan jika kedua Outputnya
sama, maka hasilnya dilarang dan tidak diketahui".
2) RS Clocked Flip Flop
a. Teori Singkat
Bekerjanya sebuah clocked RS Flip-Flop sama caranya seperti RS Flip-Flop pada rangkaian
pertama, kecuali bahwa Flip Flop ini aktif hanya selama CP = 1.
R-S-C Flip-Flop bersifat output akan berubah jika R dan S diubah dan diubah oleh Clock.
Simbol :
b. Rangkaian Pengujian
Alat / Bahan : * Papan Bread Board
* IC SN 7400
* Capasitor
* Resistor
* Dioda LED
* Kabel
* Baterai
Gambar Rangkaian
c. Hasil Pengujian
In
Out
Keterangan
Q'
0 ke 1
Tdk terdefenisi
0 ke 1
OK
0 ke 1
OK
0 ke 1
Dilarang
d. Kesimpulan
Jika S = 0, R = 0 maka Outputnya tidak terdefenisi
2.
Jika S = 1, R = 0 maka Q = 1, Q' = 0, hasilnya OK.
3.
Jika S = 0, R = 1 maka Q = 0, Q' = 1, hasilnya OK.
1.
b. Rangkaian Pengujian
Dari gambar rangkaian gerbang FF_D di atas, maka simbol logika FF-D yang dirangkai dari
FF_RS menjadi :
Gambar Rangkaian IC :
c. Hasil Pengujian
Saat MR dan MS tidak aktif
In
Out
Q'
0 ke 1
0 ke 1
In
Out
MR
MS
Q'
d. Kesimpulan
1.
Jika MR dan MS nya berlainan, maka hasilnya OK.
2.
Jika MR = 1, MS = 1, maka hasilnya tidak terdefenisi.
3.
Jika MR = 0, MS = 0. maka hasilnya dilarang.
4. JK Flip - Flop
a. Teori Singkat
Bekerjanya JK Flip-flop ini serupa caranya seperti Clocked-RS-Flip-flop kecuali dengan input
JK = 1 1, input tidak memberikan tanda untuk state tertentu, input selalu membuat output invert.
Simbol :
b. Rangkaian Pengujian
Rangkaian IC :
c. Hasil Pengujian
In
atas.
Out
Q'
1 ke 0
1 ke 0
1 ke 0
1 ke 0
NB : sifat ini hanya berlaku jika MS dan MR tidak aktif. Jika ingin diaktifkan lihat tabel di
d. Kesimpulan
1. Jika J = 0, K = 0 maka Outputnya tidak berubah.
2. Jika J = 1, K = 0 maka Q = 1, Q' = 0.
3. Jika J = 0, K = 1 maka Q = 0, Q' = 1.
4. Jika R = 0, S = 1 maka Q = 1, Q' =1 (kondisi berlawanan).