Spekulasi Abstrak-Waktu telah banyak digunakan untuk mencapainya

kinerja tinggi dalam desain modern karena mengeksploitasi kasus rata-rata

optimasi timing bukan optimasi timing terburuk
fokus pada pengurangan delay jalur terpanjang yang jarang terjadi.
Gaya desain latency variabel adalah salah satu kategori penelitian waktu
spekulasi. Karena variasi proses dan lingkungannya sulit
untuk memprediksi, unit variabel-latensi tradisional (VLUs) yang dirancang pada
Tahap pra-silikon akan mengalami penurunan kinerja yang signifikan akibat
asumsi pesimis untuk mengatasi variasi. Dalam makalah ini,
kami mengusulkan VLU berbasis sensor, VLU transisi sadar (S-VLU)
skema yang beradaptasi dengan variasi suhu-voltase (PVT)
dengan menggunakan sensor in-situ untuk mendapatkan informasi transisi real-time
di sirkuit Selain itu, kami juga mengusulkan penyebaran sensor
strategi untuk mencapai pencapaian kinerja yang mendekati maksimal. Rata-rata,
S-VLU mencapai peningkatan kinerja sebesar 31,27%
dibandingkan dengan peningkatan 19,26% dengan menggunakan HL tradisional. Itu
luas overhead S-VLU adalah 13,48%. Untuk yang terbaik dari penulis '
Pengetahuan, ini adalah wajan pertama yang menangani variasi PVT
Gaya desain variabel-latency.
Indeks Terms-Variable-latency design, detektor transisi,
Variasi PVT

I. PENDAHULUAN

GGRESSIVE downscaling teknologi semikonduktor

menimbulkan ancaman berat terhadap desain IC modern karena tumbuh
proses dan variabilitas lingkungan. Untuk alamat
Variabilitas masalah, margin waktu ekstra biasanya disertakan,
yang pada dasarnya menurunkan kinerja rangkaian. Di samping itu,
Dengan meningkatnya permintaan akan kinerja tinggi, semakin banyak
lebih sulit bagi desainer untuk memenuhi batasan waktu. Sebagai gantinya
menerapkan berbagai teknik pengoptimalan waktu untuk memperbaiki
kinerja rangkaian, spekulasi waktu baru-baru ini dipertimbangkan
sebagai pilihan untuk peningkatan kinerja. Spekulasi waktu adalah
sebuah strategi untuk optimasi timing rata-rata. Sebaliknya,
Pengoptimalan waktu tradisional berfokus pada pengurangan kasus terburuk
keterlambatan jalur, yang jarang terjadi dalam praktik [1]. Waktu
Spekulasi dikelompokkan menjadi dua kategori: variable-latency

desain (VLDs) [3], [4], [20], dan koreksi kesalahan koreksi

desain [9]. Dalam tulisan ini, kita akan membahas pro dan kontra
VLD tradisional dan mengajukan VHD berbasis sensor baru
skema.

kondisi sensitisasi untuk semua jalur panjang yang melewati gerbang

h. Kondisi sensitisasi untuk jalur {f, g, h} adalah bahwa
masukan d dan gerbang e harus memiliki nilai non-pengendali pada saat yang sama
waktu, yaitu d = 0 dan e = 1. Akibatnya, LPAF (h) adalah
dievaluasi sebagai d'e. Jika vektor masukan menyensor jalur panjang {f,
g, h}, juga harus mengevaluasi sinyal hold ke 1.
Bila ada banyak jalur panjang di sirkuit, LPAF bisa jadi
dihitung secara rekursif dengan traversal topologis dari primer
input ke output primer Pada Gambar 3, misalnya, berikut ini
adalah rumus LPAF (i) dimana gerbang i adalah gerbang input dua AND
dengan dua fan-in penting g, h:

LPAF (i) = LPAF1 + LPAF2 + LPAF3 (2)

, dimana
1) LPAF1 = LPAF (g) LPAF (h)
2) LPAF2 = LPAF (g) SPAF (h) nonCtl (h)
3) LPAF3 = LPAF (h) SPAF (g) nonCtl (g).
Persamaan menyatakan bahwa jalan yang melewati gerbang i adalah panjang
jalan jika peka oleh salah satu atau kedua kipas angin kritis (s) gerbang
saya. Ada tiga kasus: (1) LPAF1 menunjukkan jalur yang lewat
Melalui gerbang saya adalah jalan yang panjang ketika kedua jalur panjang gerbang g, h
peka. (2) LPAF2 menunjukkan jalur yang melewati gerbang
Saya adalah jalan yang panjang ketika jalur panjang g gerbang peka dan gerbang
h adalah jalur pendek dengan nilai con-controlling, nonCtl (h). (3)
LPAF3 mirip dengan LPAF2. Ketiga kasus ini bisa diidentifikasi
semua jalan panjang yang mungkin melewati gerbang i. Setara tapi
Representasi kompak untuk EQ (2) adalah:
LPAF (i) = LPAF (g) {SPAF (h) Ctl (h)} '+
LPAF (h) {SPAF (g) Ctl (g)} '

(3)
Persamaan menyatakan bahwa jalur panjang melewati gerbang i adalah
dibuat dari jalur panjang yang melewati salah satu inputnya dan
Masukan yang lain bukanlah jalur yang pendek dengan nilai pengontrolan.
Oleh karena itu, LPAF (i) pada Gambar 3 dihitung sebagai (a + c) b'
d. Rincian lebih lanjut dapat ditemukan di [19].
B. Permasalahan Positif Palsu
Jika vektor salah dipahami sebagai vektor panjang dengan terus
Logika, situasinya disebut positif palsu. Kita bisa saja
mengklasifikasikan alasan positif palsu ke dalam dua kategori: (i)
Variasi PVT, dan (ii) asumsi penundaan floating-mode
model.
Pertama, jika logika hold dari rangkaian dihasilkan berdasarkan
estimasi penundaan nominal offline, sirkuit mungkin gagal saat runtime
karena keterlambatan variabilitas. Untuk mengatasi hal ini, logika hold tradisional
generasi mengadopsi estimasi penundaan terburuk. Sebuah potensi
Jalan panjang adalah jalur yang keterlambatannya melebihi periode jam di
adanya variasi terburuk. Logika terus dibuat
berdasarkan estimasi penundaan terburuk akan memperlakukan masukan tersebut
vektor yang mengaktifkan panjang atau potensial jalur panjang sebagai vektor panjang.
Dua siklus clock akan diaplikasikan ke sirkuit. Namun, dalam a
contoh chip yang diproduksi, penundaan sebenarnya dari (potensial)
Jalur panjang biasanya lebih kecil dari periode jam.
Kedua, asumsi model delay floating-mode

Dipertimbangkan dalam logika hold juga meningkatkan false positive rate-nya.

Tahan logika hanya bergantung pada arus, vektor masukan individual
untuk mengalokasikan satu atau dua siklus untuk operasi saat ini. Namun,
penundaan rangkaian sebenarnya harus ditentukan dua berturut-turut
vektor input, berdasarkan pengecekan apakah transisi berlangsung atau tidak
terjadi antara dua vektor. Dengan kata lain, dinamis
transisi di sirkuit diabaikan oleh logika terus. Kami menggunakan
contoh pada Gambar 4 [19] untuk menggambarkan pentingnya
mengingat transisi Misalkan input a = 1. Karena a adalah a
nilai non-controlling untuk NAND, tahan logika akan
Dengan pesimis anggap sebuah jalur panjang diaktifkan
tidak ada transisi sinyal pada input b. Artinya, b adalah stabil "0"
tapi sinyal hold masih "1", pesimis "1".
C.Transition Detectors
Transisi detektor (TDs) banyak digunakan sebagai sensor in-situ
untuk memantau aktivitas transisi di sirkuit logika. Dalam [2],
penulis mengusulkan detektor transisi tingkat logika murah,
yang menghasilkan logika tinggi saat sinyal yang diputar membalik
di dalam jendela deteksi. Skema sensornya adalah
ditunjukkan pada Gambar 5, yang terdiri dari gerbang OR diikuti oleh dua
tepi-dipicu D sandal jepit.
Sinyal yang dipantau Dout digunakan sebagai input jam ke dua
berbeda sisi-dipicu D sandal jepit, dan jendela deteksi
dikirim melalui port D dari sandal jepit. Kami menggunakan sebuah contoh
ditunjukkan pada Gambar 6 untuk menggambarkan bagaimana sensor ini bekerja. Kita
asumsikan
bahwa sinyal yang dipantau akan memiliki dua transisi pada T1 (sebelumnya
jendela deteksi) dan T2 (selama jendela deteksi).
Akibatnya, sensor ini akan mengabaikan transisi di T1, dan
menghasilkan "1" di T2. Perhatikan bahwa tidak layak menghasilkan a
jendela deteksi yang ukurannya terlalu kecil atau terlalu besar (yaitu juga
dekat dengan Tclk), dan dengan demikian jendela deteksi seharusnya
dibatasi dalam praktek. Kendala yang terkait akan terjadi
diperkenalkan dalam metodologi yang kami usulkan.
Jika transisi adalah bagian dari kesalahan, kami menganggap kesalahan sebagai a
Gambar 5. Diagram skematik dari Transition Detector.

Gambar 6. Contoh untuk menunjukkan fungsi sensor.

partisi, kita sebut bagian yang dekat dengan Primary Input (PI), yaitu
bagian depan dan bagian yang dekat dengan Output Primer (PO),
bagian belakang Sebuah logika hold baru untuk bagian belakang, yang disebut
back hold logic (lihat Gambar 8), dapat dihasilkan. Punggung belakang
Logika akan diintegrasikan dengan sensor untuk membentuk S-VLU. Itu
Masukan logika hold kembali berisi sensor dan beberapa primer
masukan. Detail tentang bagaimana membangun S-VLU adalah
dibahas di sekuel.
Perhatikan contoh pada Gambar 9 di mana jalur panjang dan
gerbang kritis yang terkait ditampilkan dalam huruf tebal. Asumsikan itu dua
detektor transisi s1, s2 ditempatkan pada kabel output gerbang
n dan gerbang t, dan dengan demikian garis cutline (yaitu garis putus-putus) bisa jadi
ditemukan. Pada output n, s1 memonitor semua transisi akhir
yang dapat menyebar ke output primer o1; pada output dari t,
s2 memonitor semua transisi akhir yang bisa diperbanyak
output utama o2.
Untuk konstruksi S-VLU, kita ganti konvensional
LPAF (gerbang g) dengan output sensor ditempatkan pada output
g; nilai output dari sensor x dinotasikan dengan val (x). Sebagai contoh,
pada Gambar 9, kita memiliki LPAF (n) = val (s1) dan LPAF (t) = val (s2).
Oleh karena itu, kita bisa mengintegrasikan output sensor ke dalam algoritma
menghasilkan logika hold yang disajikan pada [3], [19].
Setelah pengaturan LPAF, kita menggunakan algoritma di [19] ke
bangun kembali memegang logika Pada Gambar 9, logika hold belakang adalah
jumlah LPAF (p) dan LPAF (w), yang formula LPAF-nya adalah sebagai
LPAF (i) = LPAF (g) {SPAF (h) Ctl (h)} '+ PAF (h) {SPAF (g)
Ctl (g)} '. Kami memiliki LPAF (p) = (LPAF (n) SPAF (a = 0) ') +
(LPAF (a) SPAF (n = 0) ') = (val (s1) a) + 0 = val (s1) a;
LPAF (w) serupa. Sebagai hasilnya, kita mendapatkan S-VLU = val (s1)
a + val (s2) k. Gambar 10 menunjukkan struktur usulan kami
S-VLU.
Akurasi C.S-VLU
Seperti dijelaskan pada Bagian II.B, variasi PVT dan
Asumsi mode mengambang adalah alasan utama untuk meningkat
tingkat positif palsu VLD dan degradasi akibatnya
Kinerja VLD Dengan menempatkan sensor, kita akan menunjukkan caranya
S-VLU mengurangi dampak negatif yang ditimbulkan (i) oleh
secara pesimis mempertimbangkan variasi PVT, dan (ii) dengan mengabaikan
transisi sebenarnya sesuai dengan asumsi floating-mode
operasi.
1) Variasi PVT:
Pada Gambar 11, kita mengasumsikan penundaan gerbang unit dan penundaan sampai 30%
kenaikan atau penurunan masing-masing gerbang karena variasi PVT. Sini
Margin variasi 30% hanya digunakan untuk ilustrasi. Karena itu, kami
mengalami penundaan terburuk 6.5, yang diturunkan oleh 5 (gerbang)
kali 1.3 (kasus terburuk per jam). Periode jam diatur ke
5.2. Pada Gambar 11 (a), logika hold adalah abc. Sinyal tahan adalah
selalu 1 kapanpun (a, b, c) = (1, 1, 1). Namun, pertimbangkan
kasus dimana (a, b, c) = (1, 1, 1) namun delay jalur sebenarnya adalah
lebih kecil dari 5,2 (delay = gates delay = 1 + 0,99 + 0,97 +
0,92 + 0,89 = 4,77). Sinyal hold masih ditegaskan. Pada kasus ini,
Ini pesimis karena variasi penundaan sebenarnya diabaikan. Sebagai
ditunjukkan pada Gambar 11 (b), penggunaan sensor s1 mengurangi
pesimisme. Pada Gambar 11 (b), kita memiliki S-VLU = val (s1) a.

Menurut EQ (4), batas penginderaan s1 diatur ke Tclk -

Max (Delaypath) = 5.2 - 1.3 = 3.9. Semua aktivitas transisi dari
Bagian depan dipantau oleh s1, dan transisi terjadi
Selanjutnya batas penginderaan akan terdeteksi. Dalam contoh ini,
s1 tidak akan mendeteksi transisi akhir sebagai transisi terakhir di
kawat output gerbang i adalah 1 + 0,99 + 0,97 + 0,92 = 3,88, yaitu
lebih kecil dari SB = 3,9. Oleh karena itu, sinyal hold tidak ditegaskan.
S-VLU lebih akurat karena tidak hanya bergantung pada statis

input vektor sebagai tradisional terus logika tidak, tetapi juga pada real-
kondisi penundaan waktu berdasarkan deteksi transisi melalui

sensor.
2) Asumsi model delay mode-apung:
Penundaan rangkaian sebenarnya harus ditentukan oleh dua
vektor masukan berurutan. Namun, logika hold tradisional saja
tergantung pada arus, satu input vektor, dan tidak sadar
transisi sebenarnya, yaitu transisi sebenarnya diabaikan. Kami menggunakan
contoh pada Gambar 12 untuk menggambarkan dampak dari pengabaian yang sebenarnya
transisi. Perhatikan dua vektor berurutan (a, b, c, d, e) = (1,
1, 1, 0, 0) dan (1, 1, 1, 0, 1). Logika pegang pada Gambar 12 (a)
mengevaluasi ke "1" untuk setiap vektor, sedangkan keluaran rangkaian o1 adalah

(Sebuah)

(b)

Gambar 11. Contoh variasi PVT. (a) logika pegang tradisional. (b) S-
VLU.

(Sebuah)

(b)

Gambar 12. Contoh asumsi mode mengambang. (a) Contoh dari

logika pegang tradisional (b) Contoh SVLU.

0278-0070 (c) 2017 IEEE. Penggunaan pribadi diperbolehkan, namun republikasi / redistribusi
memerlukan izin IEEE. Lihat
http://www.ieee.org/publications_standards/publications/rights/index.html untuk informasi lebih
lanjut.
Artikel ini telah diterima untuk dipublikasikan dalam edisi mendatang jurnal ini, namun belum
sepenuhnya diedit. Konten mungkin berubah sebelum publikasi akhir. Informasi kutipan: DOI
10.1109 / TCAD.2017.2748028, IEEE

Transaksi Desain Dengan Bantuan Komputer dari Sirkuit dan Sistem Terpadu

sebuah "1" stabil selama perhitungan

TerjemahanMatikan terjemahan instan

4999/5000
partisi, kita sebut bagian yang dekat dengan Primary Input (PI), yaitu
bagian depan dan bagian yang dekat dengan Output Primer (PO),
bagian belakang Sebuah logika hold baru untuk bagian belakang, yang disebut
back hold logic (lihat Gambar 8), dapat dihasilkan. Punggung belakang
Logika akan diintegrasikan dengan sensor untuk membentuk S-VLU. Itu
Masukan logika hold kembali berisi sensor dan beberapa primer
masukan. Detail tentang bagaimana membangun S-VLU adalah
dibahas di sekuel.
Perhatikan contoh pada Gambar 9 di mana jalur panjang dan
gerbang kritis yang terkait ditampilkan dalam huruf tebal. Asumsikan itu dua
detektor transisi s1, s2 ditempatkan pada kabel output gerbang
n dan gerbang t, dan dengan demikian garis cutline (yaitu garis putus-putus) bisa jadi
ditemukan. Pada output n, s1 memonitor semua transisi akhir
yang dapat menyebar ke output primer o1; pada output dari t,
s2 memonitor semua transisi akhir yang bisa diperbanyak
output utama o2.
Untuk konstruksi S-VLU, kita ganti konvensional
LPAF (gerbang g) dengan output sensor ditempatkan pada output
g; nilai output dari sensor x dinotasikan dengan val (x). Sebagai contoh,
pada Gambar 9, kita memiliki LPAF (n) = val (s1) dan LPAF (t) = val (s2).
Oleh karena itu, kita bisa mengintegrasikan output sensor ke dalam algoritma
menghasilkan logika hold yang disajikan pada [3], [19].
Setelah pengaturan LPAF, kita menggunakan algoritma di [19] ke
bangun kembali memegang logika Pada Gambar 9, logika hold belakang adalah
jumlah LPAF (p) dan LPAF (w), yang formula LPAF-nya adalah sebagai
LPAF (i) = LPAF (g) {SPAF (h) Ctl (h)} '+ PAF (h) {SPAF (g)
Ctl (g)} '. Kami memiliki LPAF (p) = (LPAF (n) SPAF (a = 0) ') +
(LPAF (a) SPAF (n = 0) ') = (val (s1) a) + 0 = val (s1) a;
LPAF (w) serupa. Sebagai hasilnya, kita mendapatkan S-VLU = val (s1)
a + val (s2) k. Gambar 10 menunjukkan struktur usulan kami
S-VLU.
Akurasi C.S-VLU
Seperti dijelaskan pada Bagian II.B, variasi PVT dan
Asumsi mode mengambang adalah alasan utama untuk meningkat
tingkat positif palsu VLD dan degradasi akibatnya
Kinerja VLD Dengan menempatkan sensor, kita akan menunjukkan caranya
S-VLU mengurangi dampak negatif yang ditimbulkan (i) oleh
secara pesimis mempertimbangkan variasi PVT, dan (ii) dengan mengabaikan
transisi sebenarnya sesuai dengan asumsi floating-mode
operasi.
1) Variasi PVT:
Pada Gambar 11, kita mengasumsikan penundaan gerbang unit dan penundaan sampai 30%
kenaikan atau penurunan masing-masing gerbang karena variasi PVT. Sini
Margin variasi 30% hanya digunakan untuk ilustrasi. Karena itu, kami
mengalami penundaan terburuk 6.5, yang diturunkan oleh 5 (gerbang)
kali 1.3 (kasus terburuk per jam). Periode jam diatur ke
5.2. Pada Gambar 11 (a), logika hold adalah abc. Sinyal tahan adalah
selalu 1 kapanpun (a, b, c) = (1, 1, 1). Namun, pertimbangkan
kasus dimana (a, b, c) = (1, 1, 1) namun delay jalur sebenarnya adalah
lebih kecil dari 5,2 (delay = gates delay = 1 + 0,99 + 0,97 +
0,92 + 0,89 = 4,77). Sinyal hold masih ditegaskan. Pada kasus ini,
Ini pesimis karena variasi penundaan sebenarnya diabaikan. Sebagai
ditunjukkan pada Gambar 11 (b), penggunaan sensor s1 mengurangi
pesimisme. Pada Gambar 11 (b), kita memiliki S-VLU = val (s1) a.

Menurut EQ (4), batas penginderaan s1 diatur ke Tclk -

Max (Delaypath) = 5.2 - 1.3 = 3.9. Semua aktivitas transisi dari
Bagian depan dipantau oleh s1, dan transisi terjadi
Selanjutnya batas penginderaan akan terdeteksi. Dalam contoh ini,
s1 tidak akan mendeteksi transisi akhir sebagai transisi terakhir di
kawat output gerbang i adalah 1 + 0,99 + 0,97 + 0,92 = 3,88, yaitu
lebih kecil dari SB = 3,9. Oleh karena itu, sinyal hold tidak ditegaskan.
S-VLU lebih akurat karena tidak hanya bergantung pada statis

input vektor sebagai tradisional terus logika tidak, tetapi juga pada real-
kondisi penundaan waktu berdasarkan deteksi transisi melalui

sensor.
2) Asumsi model delay mode-apung:
Penundaan rangkaian sebenarnya harus ditentukan oleh dua
vektor masukan berurutan. Namun, logika hold tradisional saja
tergantung pada arus, satu input vektor, dan tidak sadar
transisi sebenarnya, yaitu transisi sebenarnya diabaikan. Kami menggunakan
contoh pada Gambar 12 untuk menggambarkan dampak dari pengabaian yang sebenarnya
transisi. Perhatikan dua vektor berurutan (a, b, c, d, e) = (1,
1, 1, 0, 0) dan (1, 1, 1, 0, 1). Logika pegang pada Gambar 12 (a)
mengevaluasi ke "1" untuk setiap vektor, sedangkan keluaran rangkaian o1 adalah

(Sebuah)

(b)

Gambar 11. Contoh variasi PVT. (a) logika pegang tradisional. (b) S-
VLU.

(Sebuah)

(b)

Gambar 12. Contoh asumsi mode mengambang. (a) Contoh dari

logika pegang tradisional (b) Contoh SVLU.

0278-0070 (c) 2017 IEEE. Penggunaan pribadi diperbolehkan, namun republikasi /

redistribusi memerlukan izin IEEE. Lihat
http://www.ieee.org/publications_standards/publications/rights/index.html untuk informasi
lebih lanjut.
Artikel ini telah diterima untuk dipublikasikan dalam edisi mendatang jurnal ini, namun
belum sepenuhnya diedit. Konten mungkin berubah sebelum publikasi akhir. Informasi
kutipan: DOI 10.1109 / TCAD.2017.2748028, IEEE

Transaksi Desain Dengan Bantuan Komputer dari Sirkuit dan Sistem Terpadu

sebuah "1" stabil selama perhitungan

Google Terjemahan untuk Bisnis:Perangkat PenerjemahPenerjemah Situs Web
Tentang Google TerjemahanKomunitasSeluler
Tentang GooglePrivasi & PersyaratanBantuanKirim masukan