Sistem Digital

LATCHES

Sistem Digital. Hal 1

 Set-Reset Latch ( S-R Latch)
S-R latch dapat dibentuk dari dua buah gerbang NOR atau dari dua buah gerbang
NAND, dengan cara mengumpanbalikkan keluaran gerbang yang satu ke salah
satu masukan gerbang lainnya. S-R latch dengan gerbang NOR diperlihatkan
dalam gambar .1 dan simbolnya diperlihatkan pada gambar 2, sedangkan S-R
latch dengan gerbang NAND diperlihatkan dalam gambar 3 dan simbolnya
diperlihatkan dalam gambar 7.3.

GAMBAR 1 GAMBAR 2 GAMBAR 3 GAMBAR 4

Sistem Digital. Hal 2

 Set-Reset Latch ( S-R Latch)
Untuk menganalisis rangkaian pada gambar 1, harus di ingat bahwa
keluaran gerbang NOR adalah 0 jika salah satu masukannya dalam kondisi
1, dan keloaran gerbang NOR adalah 1 jika semua masukannya dalam
kondisi 0. Sebagai titik awal diandaikan, masukan set (S) adalah 1, dan
masukan reset (R) adalah 0. Karena gerbang NOR B mempunyai sebuah
masukan 1, maka keluarannya akan dalam kondisi 0.
Dari analisa di atas, dapat disimpulkan bahwa bila S = 1 dan R = 0 maka
keluaran Q akan menjadi 1, keadaan seperti ini disebut keadaan set. Bila S
= 0 dan R = 1 maka keluaran Q akan menjadi 0, keadaan seperti ini disebut
keadaan reset. Bila S = 0 dan R = 0, maka keluaran Q akan tetap seperti
sebelumnya, keadaan seperti ini disebut keadaan mengingat (memory).
Bila S dan R
Sistem Digital. Hal 2
 Set-Reset Latch ( S-R Latch)

Untuk keperluan tertentu, S-R latch kadang-kadang dilengkapi dengan input

enable. S-R latch yang dilengkapi dengan input enable hanya akan bekerja bila
input enabelnya dalam kondisi 1 untuk enable aktif high, atau pada kondisi 0 untuk
enable aktif low. S-R latch dengan enable dapat di buat dengan menambahkan
dua buah gerbang AND yang di hubungkan dengan S-R latch tanpa enable seperti
diperlihatkan dalam gambar 5.

Sistem Digital. Hal 2

 Set-Reset Latch ( S-R Latch)

GAMBAR 5. S-R Latch dengan Enabel GAMBAR 5. Simbol S-R Latch dengan Enabel

Sistem Digital. Hal 2

 Delay Latch ( D Latch)
D latch berfungsi untuk menyimpan data satu bit sementara waktu.
Masukannya ada dua, yaitu masukan D dan masukan enable. D latch dapat di
buat dengan menambahkan satu buah inverter ke S-R latch yang
dihubungkan seperti dalam gambar 7, sehingga masukan S dan R selalu
berlawanan.

Gambar 7 Rangkaian D Latch Gambar 8 Simbol Umum D latch

Sistem Digital. Hal 2

 Delay Latch ( D Latch)

Sistem Digital. Hal 2

 Sistem Digital

Flip-Flop

Sistem Digital. Hal 1

 Kelompok Rangkaian Logika
Kelompok rangkaian logika kombinasional
Bentuk dasarnya adalah gerbang logika
Kelompok rangkaian logika sekuensial
Bentuk dasarnya adalah rangkaian flip-flop
Bermanfaat karena karakteristik memorinya
Gerbang adalah : pembuat keputusan

Sistem Digital. Hal 2

 Flip-Flop
Flip-flop mempunyai 2 keadaan stabil, dan akan
bertahan pada salah satu dari dua keadaan itu
sampai adanya pemicu yang membuatnya
berganti keadaan.
Flip-flop kadang disebut juga kancing,
multivibrator, biner, tapi kita akan menggunakan
istilah flip-flop saja
Flip-flop dapat dirangkai dari gerbang logika
NAND atau bisa dibeli dalam bentuk IC
Flip-flop digunakan untuk penyimpanan, pewaktu,
penghitungan dan pengurutan

Sistem Digital. Hal 3

 Flip-Flop

Flip-flop merupakan satu sel memori

Keadaan keluaran flip-flop dapat berada dalam
keadaan tinggi / rendah untuk selang waktu
yang dikehendaki
Untuk mengubah keadaan tersebut diperlukan
suatu masukan pemicu
Flip-flop mempunyai 2 keluaran komplementer,
yaitu Q dan Q

Sistem Digital. Hal 4

 Jenis-jenis Flip-Flop
SR Flip-Flop (Set Reset FF)
JK Flip-Flop
D Flip-Flop (Data FF)
T Flip-Flop

Sistem Digital. Hal 5

 SR Flip-Flop
SR Flip-flop merupakan rangkaian dasar untuk
menyusun berbagai jenis FF yang lainnya.
Disusun dari gerbang NAND

Sistem Digital. Hal 6

 SR Flip-Flop
Contoh IC Flip-flop yang menggunakan
gerbang NAND adalah IC 74LS00
14 13 12 11 10 9 8

Vcc

Gnd
1 2 3 4 5 6 7

IC 74LS0
0
Sistem Digital. Hal 7
 SR Flip-Flop

Clock S R Q Q’
S 1


IC1 3 Q
2 0 0 1 1

4
IC1 6 Q
 0 1 1 0
R 5

 1 0 0 1

 1 1 Tdk berubah

Sistem Digital. Hal 8

 SR Flip-Flop
Atau disusun dari gerbang 2 gerbang NOR

Sistem Digital. Hal 9

 SR Flip-Flop
Mengset Flip-flop berarti membuat keluaran Q = 1
dan
Mereset Flip-flop berarti membuat keluaran Q = 0
dari kondisi stabil / tidak berubah
Mengeset FF dari gerbang NAND dapat dilakukan
dengan membuat S = 0 dan mereset dilakukan
dengan membuat R = 0
Mengeset FF dari gerbang NOR dapat dilakukan
dengan membuat S = 1 dan mereset dilakukan
dengan membuat R = 1

Sistem Digital. Hal 10

 SR Flip-Flop
Contoh sinyal yang melukiskan bentuk
keluaran dari SR FF dengan menggunakan
gerbang NAND

Sistem Digital. Hal 11

 SR FF Terlonceng / Latch SR FF /
Detak SR FF
FF jenis ini dapat dirangkai dari FF-SR
ditambah dengan dua gerbang AND / NAND
untuk masukan pemicu yang disebut dengan
sinyak clok (ck)

Sistem Digital. Hal 12

 SR FF Terlonceng / Latch SR FF /
Detak SR FF
Jika menggunakan gerbang NAND

Sistem Digital. Hal 13

 SR FF Terlonceng / Latch SR FF /
Detak SR FF
Jika menggunakan gerbang NOR

Sistem Digital. Hal 14

 SR FF Terlonceng
Dari tabel kebenaran kedua rangkaian di atas,
terlihat bahwa untuk sinyal clock yang tinggi,
FF ini bekerja seperti FF-SR dari gerbang
NOR
Sedangkan untuk sinyal clock yang rendah,
keluaran Q tidak bergantung kepada input R
dan S, tetapi tetap mempertahankan keadaan
terakhir sampai datangnya sinyal clock
berikutnya.
Sistem Digital. Hal 15
 SR FF Terlonceng
Contoh bentuk sinyal Q dengan SR FF

Sistem Digital. Hal 16

 D Flip-Flop
Pada FF-SR ada nilai-nilai masukan yang
terlarang
Untuk menghindari nilai terlarang tersebut,
disusun jenis FF lain yang dinamakan FF Data
(D FF)
Rangkaian ini dapat diperoleh dengan
menambahkan satu gerbang NOT pada
masukan FF terlonceng

Sistem Digital. Hal 17

 D Flip-Flop

Sistem Digital. Hal 18

 D Flip-Flop

• Digunakan untuk memori

• Hanya 1 masukan data
• Keluaran mengikuti masukan selama CK aktif: Q+= D

D
Q D Q D Q Q+
0 0 0
CK
0 1 0
Q >CK Q 1 0 1
1 1 1

Sistem Digital. Hal 18

 D Flip-Flop

Sistem Digital. Hal 19

 D Flip-Flop

Sistem Digital. Hal 19

 D Flip-Flop

Sistem Digital. Hal 19

 D Flip-Flop
Dari gambar diatas terlihat bahwa untuk sinyal
clock yang rendah, keluaran Q akan tetap
terkunci / tergerendel pada nilai akhirnya.
Dengan kata lain bahwa pada saat kondisi
clock rendah, sinyal masukan D tidak
mempengaruhi keluaran Q
Sedangkan untuk sinyal clock yang tinggi,
akan diperoleh keluaran sesuai dengan data D
yang masuk pada saat itu

Sistem Digital. Hal 20

 JK Flip-Flop
JK FF mempunyai masukan “J” dan “K”
FF ini dipicu oleh suatu pinggiran pulsa clock
positif atau negatif
JK FF merupakan rangkaian dasar untuk
menyusun sebuah pencacah
JK FF dibangun dari rangkaian dasar SR-FF
dengan menambahkan dua gerbang AND pada
masukan R dan S serta dilengkapi dengan
rangkaian diferensiator pembentuk denyut pulsa
clock

Sistem Digital. Hal 21

 JK Flip-Flop

Sistem Digital. Hal 22

 JK Flip-Flop

Sistem Digital. Hal 22

 JK Flip-Flop

Sistem Digital. Hal 22

 JK Flip-Flop
Masukan J dan K disebut masukan pengendali
karena kedua masukan ini yang menentukan
keadaan yang harus dipilih oleh FF pada saat
pulsa clock tiba (dapat pinggiran positif atau
negatif tergantung pada jenis FF-nya)
JK-FF berbeda dengan D-FF karena JK-FF
masukan clock adalah masukan yang di cacah
dan masukan J dan K adalah masukan yang
mengendalikan FF itu
Sistem Digital. Hal 23
 Cara kerja JK-FF
Pada saat J dan K keduanya rendah, gerbang
AND tidak memberikan tanggapan sehingga
keluaran Q tetap bertahan pada keadaan
terakhirnya (Qn)
Pada saat J rendah dan K tinggi, maka FF
akan diseret hingga diperoleh keluaran Q=0
(kecuali jika FF memang sudah dalam
keadaan reset atau Q memang sudah pada
keadaan rendah)
Sistem Digital. Hal 24
 Cara kerja JK-FF
Pada saat J tinggi dan K rendah, maka
masukan ini akan menggeser FF hingga
diperoleh keluaran Q = 1 (kecuali jika FF
memang sudah dalam keadaan set atau Q
sudah dalam keadaan tinggi)
Pada saat J dan K kedua-duanya tinggi, maka
FF berada dalam keadaan “toggle” artinya
keluaran Q akan berpindah pada keadaan
lawan jika pinggiran pulsa clocknya tiba
Sistem Digital. Hal 25
 Tabel Kebenaran JK - FF

Clock J K Q Q’

0 0 Tdk berubah

0 1 0 1

1 0 1 0
Keadaan
1 1 berlawanan

Sistem Digital. Hal 26

 Tabel Kebenaran JK FF
Pemicu Tepi Positif
Clock J K Q
0 X X NC
1 X X NC
↓ X X NC
X 0 0 NC
↑ 0 1 0
↑ 1 0 1
↑ 1 1 Keadaan
berlawanan

Sistem Digital. Hal 27

 Tabel Kebenaran JK FF
Pemicu Tepi Negatif
Clock J K Q
0 X X NC
1 X X NC
↑ X X NC
X 0 0 NC
↓ 0 1 0
↓ 1 0 1
↓ 1 1 Keadaan
berlawanan

Sistem Digital. Hal 28

 JK Flip-Flop Master-Slave
JK FF Master-Slave, adalah suatu cara lain
untuk menghindari pemacuan
Merupakan kombinasi dari 2 penahan yang
diatur oleh sinyal pendetak
Penahan pertama adalah master / majikan,
yang diatur oleh sinyal pendetak positif
Penahan kedua adalah slave / budak, yang
diatur oleh sinyal pendetak negatif

Sistem Digital. Hal 29

 JK Flip-Flop Master-Slave
Pada saat sinyal detak berada pada tingkat
tinggi, master-nya yang aktif dan slave-nya
tidak aktif
Pada saat sinyal detak berada pada tingkat
rendah, master-nya yang tidak aktif dan slave-
nya yang aktif

Sistem Digital. Hal 30

 JK Flip-Flop

Sistem Digital. Hal 22

 Tabel Kebenaran JK FF – Master Slave

PR CLR Clock J K Q
0 0 X X X *
0 1 X X X 1
1 0 X X X 0
1 1 X 0 0 NC
1 1 ∏ 0 1 0
1 1 ∏ 1 0 1
1 1 ∏ 1 1 Keadaan
berlawanan

Sistem Digital. Hal 31

 JK Flip-Flop

Bila PR = 1 dan CLR = 0, flip-flop akan reset. Bila PR

= 0 dan CLR = 1, flip-flop akan set. Bila PR = CL R =
0, flip-flop berada pada kondisi terlarang. Pada
ketiga keadan preset dan clear di atas, masukan J, K,
dan Clock tidak berpengaruh. Supaya flip-flop dapat
bekerja, preset dan clear harus berada pada kondisi
1.

Sistem Digital. Hal 22

 Daftar Pustaka
Albert Paul Malvino, Tjia May On, PhD,
Elektronika KomputerDigital, Pengantar
Mikrokomputer, Edisi Kedua, Erlangga, 1993
Roger L Tokheim, Sutisna, Prinsip-prinsip
Digital, Edisi Kedua, Seri Buku Schaum : Teori
dan Soal, Erlangga, 1994

Sistem Digital. Hal 32

 Alhamdulillah….

Sistem Digital. Hal 33