1

LOGIKA BINER DAN PENCACAH

MEWUJUDKAN LOGIKA BINER DALAM BENTUK
UNTAI ELEKTRONIKA DIGITAL DENGAN
GERBANG AND OR NAND NOR
(Serial Teknik Digital)



Oleh :
DR Nonoh Siti Aminah MPd








2


SEBELAS MARET UNIVERSITY PRESS
SURAKARTA
2003

LOGIKA BINER DAN PENCACAH
MEWUJUDKAN LOGIKA BINER DALAM BENTUK UNTAI
ELEKTRONIKA DIGITAL DENGAN GERBANG AND OR NAND
NOR
Oleh : Dr. Nonoh Siti Aminah, M.Pd
Editor : Drs. Jamzuri, M.Pd
Hak cipta 2013, pada penulis
Dilarang memperbanyak sebagian atau seluruh isi buku ini
dalam bentuk apapun, tanpa izin dari penulis.
Edisi Pertama :
Edisi pertama, cetakan pertama, Mei 2013
Penerbit :
Sebelas Maret University Press
Jl. Ir. Sutami 36 A Telp. 646994 Psw. 341
Percetakan :
3


Sebelas Maret University Press
Jl. Ir. Sutami 36 A Telp. 646994 Psw. 341
LOGIKA BINER - MEWUJUDKAN LOGIKA BINER DALAM
BENTUK UNTAI ELEKTRONIKA DIGITAL
DENGAN GERBANG
AND OR NAND NOR


KATA PENGANTAR

Buku dengan judul logika biner dan Pencacah dimaksudkan
untuk mengantarkan pembaca mewujudkan logika biner dalam
bentuk untai elektronika digital dengan gerbang AND OR
NAND NOR.
Logika biner tidak lain merupakan logika yang hanya
mengenal dua kondisi pilihan 1 atau 0. Pilihan 1 diartikan ada
tegangan 5 volt sedang pilihan 0 berarti tidak ada tegangan atau 0
volt.
Buku dikemas untuk mengantarkan pembaca melatih
berlogika menggunakan gerbang NAND atau NOR untuk
mewujudkan untai yang lebih rumit. Kedua gerbang merupakan
akar permasalahan yang berkaitan erat dengan pemahaman
penyederhanaan suatu fungsi dan alih gerbang menggunakan
teorema de Morgan.
Pembaca diajak pula untuk mencoba merangkai untai
elektronika digital, agar terampil merangkai dan membuktikan
secara nyata apa yang dimaksud dalam logika dan perwujudan riel
dalam untai elektronika.
4


Dalam waktu yang sama telah dipersiapkan buku lanjutan,
sebagai serial teknik digital untuk mengantarkan pembaca
memahami dan terampil mewujudkan untai pencacah dan
perangkat elektronika digital.
Akhirnya selamat membaca, dan terima kasih atas
kepercayaan serta jika ada perbaikan kritik dan saran mohon
dialamatkan ke Program Fisika P.MIPA FKIP UNS.
Surakarta, Mei
2013
Penulis,




















DAFTAR ISI
BAB 1 GERBANG LOGIKA.
1. Operasi Boole.
2. Gerbang NOT.
3. Gerbang OR
4. Gerbang AND.
5. Gerbang NOR.
6. Gerbang NAND..
7. Gerbang EXOR
8. Gerbang XNOR..
1
1
3
4
5
5
6
7
9
5


BAB 2 ALJABAR BOOLE.
1. Hukum Asosiatif ..
2. Hukum Komutatif ....
3. Hukum Distributif
4. Hukum Perluasan
5. Hukum Identitas ..
6. Hukum Komplemen.
7. Hukum Penjalinan Dengan Tetapan.
8. Hukum Pembalikan 2 kali.
9. Hukum Penyerapan
10. Hukum De Morgan
14
14
15
16
16
17
17
18
20
20
21
BAB 3 MENYEDERHANAKAN FUNGSI
1. Bentuk Persamaan Aljabar Boole:.
2. Sum Of Product:.
3. Product Of Sum:.
4. Cara Menyederhanakan Fungsi Aljabar Boole:.
5. Peta Karnaugh
6. Contoh Peta Karnaugh 3 Ubahan...
7. Manfaat Penyerderhanaan Fungsi..
8. Mengatur Putaran Motor Mesin Cuci Dengan 3 Ubahan...
9. Contoh Peta Karnaught 4 Ubahan..
10. Contoh Untai Komparator 2 Bit
27
27
28
29
30
32
37
39
42
44
49
BAB 4 ARITMATIKA
BOOLE
1. Penjumlah Tanggung (HA) :..
2. Penjumlah Penuh (FA) .
3. Untai Penjumlah 2 BIT dan IC 4008 :..
4. Pengurang Biner :..
5. Penjumlah Dan Pengurang Berbasis 16
6. Perkalian Biner :
7. Seven Segment 7 .
8. Mengubah Kode Desimal ke Biner
58
58
60
64
65
68
71
72
75
BAB 5 PENCACAH SINKRON...
1. Pendahuluan..
2. RS NAND Latch (Set-Reset Flip-flop)..
3. RS NOR Latch (Set-Reset Flip-flop).
4. T Flip-flop........................................................................
5. JK Flip-flop......................................................................
6. Pencacah Sinkron
7. Pencacah Sinkron J-K Flip-flop Modulo Diperpendek..........
8. Pencacah Sinkron yang Tidak Urut
79
79
82
85
88
89
93
99
101
BAB 6 PENCACH TAK SINKRON. 105
6


1. Pencacah Taksinkron Naik Turun Modulo 4
2. Pencacah Taksinkron Naik Turun Modulo 8
3. Pencacah Tak Sinkron Diset Pada Cacahan Tak Maksimal
4. Pencacah Tak Sinkron Diset Pada Cacahan Tak Tertentu..
105
106
107
110
BAB 7 PENCACAH NAIK DAN TURUN
Pencacah Johnson........................................................................
115
117
DAFTAR GAMBAR
1.1. Gerbang Buffer dan NOT
1.2. Gerbang OR ( = + )
1.3. Gerbang AND ( = . )
1.4. Gerbang NOR..
1.5. Gerbang NAND..
1.6. Gerbang EXOR...
1.7. Gerbang EXNOR ..
3
4
5
6
7
8
9
2.1. Hukum Asosiatif Gerbang AND ..
2.2. Hukum Asosiatif Gerbang OR .
2.3. Hukum Komutatif Gerbang AND dan OR ..
2.4. Hukum Distributif.
2.5. Hukum Perluasan ............
2.6. Hukum Identitas..
2.7. Hukum Komplemen.
2.8. Hukum Konjungsi dan Disjungsi.
2.9. Aturan Pembalikan
2.10 Hukum Penyerapan..............................................................
2.11Hukum de Morgan NOR DM
2.12 Hukum de Morgan OR DM..
2.13 Gerbang NOT dari NAND atau NOR.
2.14 Soal Nomor 7 .
2.15 Soal Nomor 8 .
14
15
15
16
17
17
18
19
20
21
21
21
23
24
25
3.1. Persamaan dan Gerbang Logika.
3.2. Sum Of Product Y = Y
1
+ Y
2
+ Y
3

3.3. Product Of Sum Y = A +BC + D(E +F +G)
3.4. untai panjang Y=A.
3.5. Peta Karnaugh 3 dan 4 ubahan...
3.6. Peta Karnaugh 3 dan 4 ubahan..
3.6. Ubahn = A. B. C + A. B. C +A. B. C + A. B. C = A..
3.7. Peta Karnaugh Persamaan Y = B dan Y = C.
3.8. Pengembangan 4 Ubahan Y = A dan X = A. C.
3.9. Peta Karnaugh 5 Ubahan
3.10 Merupakan pengembangan persamaan 3 ubahan = A..
3.11 Peta Karnough Y = A + C + A. B
3.12 Peta Karnaugh Y = A. B dan Y = A + C + A. B .
27
28
29
31
32
33
34
34
35
36
36
38
38
38
7


3.13 Realisasi Persamaan 5.8
3.14 Untai Y
2
= Y
3
= A + C +A. B Dengan NOR
3.15 Untai Y
2
= Y
3
= A + C +A. B Dengan NAND..
3.16 Persamaan Motor Stop S = B. C.
3.17 Persamaan Motor Putar Kanan R = A(B + C).
3.18 Persamaan Motor Putar Kiri L = A(B + C).
3.19 Realisasi Putaran Motor Dengan NAND..
3.20 Realisasi Putaran Motor Dengan NOR.
3.21 Peta Karnaugh Y = A. D..
3.22 Peta Karnaugh 4 ubahan Y = A BD.
3.23 Soal Bab 2 Nomor 7 .
3.24 Soal Bab 2 Nomor 7..
3.25 Maxterm Komparator 2 Bit...
3.26 Komparator 2 Bit ..
3.27 Untai Komparator 2 Bit Untuk G=1..
3.28 Untai Komparator 2 Bit Untuk R=1..
3.29 IC 7400..
39
40
41
42
42
43
44
44
46
47
47
48
50
50
51
52
53
4.1. Penjumlah Tanggung (HA)..
4.2. Peta Karnaugh FA.
4.3. Penjumlah Penuh (FA)..
4.4. Diagram FA.
4.5. Diagram IC HA dan FA
4.6. Untai Penjumlah Penuh 2 Bit
4.7. Untai Penjumlah Penuh 4 Bit
4.8. Untai Penjumlah Penuh 8 Bit
4.9. Untai Pengurang 14 5 = +9
10

4.10 Untai Pengurang 5 14 =
9

10
......................................
4.11 Untai Penjumlah dan Pengurang...
4.12 Untai Perkalian Biner 3 x 2 Bit.
4.13 IC Segmen 7..
4.14 IC BCD.
4.15 Model penampilan Angka Desimal..
4.16 Mengubah Desimal ke Biner.....
60
61
62
63
64
64
65
67
68
69
72
73
74
75
76
5.1. Siklus pencacah Modulo 4.....................................................
5.2. Diagram Pulsa Rangkaian Pencacah Modulo 4....................
5.3. Perilaku NAND RS Latch..
5.4. Saklar Bergetar
5.5. RS NAND Latch Saklar Anti Getar
5.6. Output Saklar Anti Getar.......................................................
5.7. Perilaku NOR RS Latch..
5.8. Saklar Bergetar
81
81
82
84
84
84
85
86
8


5.9. RS OR Latch Saklar Anti Getar
5.10 Output Saklar Anti Getar......................................................
5.11 T Flip-flop dan Simbol T Flip-flop.......................................
5.12 Diagram Waktu Untuk T Flip-Flop.......................................
5.13 JK Flip-flop, dan Simbol J-K Flip-flop.................................
5.14 J-K Flip-flop AND dan NOR................................................
5.15 JK Flip-flop.
5.16 Pemetaan 5.6.......................................................................
5.17 Pencacah Sinkron Modulo 4................................................
5.18 Diagram Pulsa Pencacah Modulo 4....................................
5.19 Cacahan Modulo 8................................................................
5.20 Pengendali JK Flip-flop Modulo 8........................................
5.21 Rangkaian Pencacah Sinkron Modulo 8 Naik Turun
5.22 Pemetaan persamaan kaki J-K flip-flop A dan B..................
5.23 Rangkaian Pencacah Modulo 3.
5.24 Rangkaian Pencacah Tidak Urut 2754..
5.25 Rangkaian Pencacahan Tidak Urut 2754..
5.26 Rangkaian Pencacahan Tidak Urut 2754..
87
87
88
89
90
91
92
94
95
96
97
98
100
100
102
102
104
6.1. Pencacah Taksinkron Naik Turun Modulo 4..
6.2. Pencacah Taksinkron Naik - Turun Modulo 8.......................
6.3. Diagram Cacahan Pencacah Tak Sinkron Naik Modulo 6.....
6.4. Pulsa Reset R = A. B.............................................................
6.5. Rangkaian Pencacah Tak Sinkron Naik Modulo 6
6.6. Diagram Pulsa Pencacah Tak Sinkron Naik Modulo 6..
6.7. Diagram Pencacahan 3456.....................................................
6.8. Pulsa Reset R = A. B. C........................................................
6.9. Pencacah Taksinkron 3-4-5-6.
6.10 Diagram Pulsa Pencacah 3456..............................................
105
106
108
109
110
110
110
111
112
112
7.1 Pencacah naik turun J = K = 1
7.2 Pencacah Johnson...................................................................
7.3 Pencacah Johnson Dengan kendali Reset...........................
117
117
118
DAFTAR TABEL
1.1. Penjumlahan.
1.2. Perkalian
1.3 adalah hukum pembalikan fungsi aljabar boole
1.4. Gerbang OR
1.5. Gerbang AND
1.6. Gerbang NOR
1.7. Gerbang NAND.
1.8. Gerbang EXOR
1.9. Gerbang EXNOR
2
2
3
4
5
6
7
8
9
2.1. Hukum Perluasan .
2.2. Hukum Komplemen..
17
18
9


2.3. Konjungsi dan Disjungsi
2.4. Hukum Pembalikan
2.5. Hukum Penyerapan
2.6. Membuat gerbang NOT dari NAND.
2.7. Membuat gerbang NOT dari NOR
2.8. Kondisi Pembelajaran di Kelas..
18
20
20
22
23
26
3.1. Perilaku Siswa
3.2. Gerak Motor Mesin Cuci :.
3.3. Komparator 2 Bit
30
42
49
4.1. Penjumlahan Desimal :..
4.2. Penjumlahan Tanggung Bilangan Biner :.
4.3. Penjumlahan Penuh Bilangan Biner :..
4.4. Penjumlah dan Pengurang 4.11.
4.5. Nyala LED Segmen 7.
4.6. Tbel Kebenaran IC 4546.
4.7. Pengubah Desimal Ke Biner..
58
59
61
62
74
75
75
5.1. Pencacahan Modulo 4
5.2. Perilku NAND RS Latch ..
5.3. Perilku NOR RS Latch..
5.4. Eksitasi T Flip-flop.......................................................
5.5. Karakteristik JK Flip-flop..............................................
5.6. Eksitasi JK Flip-flop......................................................
5.7. kebenaran JK Flip-flop Modulo 4
5.8. Pencacah Sinkron Modulo 8 Dengan JK Flip-flop................
5.9. Pencacah Naik Turun Modulo 8 Sinkron
5.10 Kebenaran Dari 2.17...........................................................
5.11 Kebenaran Siklus Pencacah Tidak Urut 27542...................
81
83
85
86
91
92
93
96
99
99
101
6.1. Pembacaan Cacahan Gambar 6.......................................
6.2. Pencacah Taksinkron Naik - Turun Modulo 8......................
6.3. Pencacah Tak Sinkron Naik Modulo 6.................................
6.4. Pulsa Reset Pegendali Pencacah Modulo 6....................
6.5. Pencacahan..................................................................
106
108
108
109
111
7.1. Daftar Keadaan JK Flip-Flop 116
SOAL LATIHAN
BAB 1. 10
BAB 2. 22
BAB 3. 53
BAB 4. 77
BAB 5. 104
BAB 6. 113
BAB 7. 119
BAB 8.
10






























1




BAB 1
GERBANG LOGIKA


9. Operasi Boole
Abad 19 Goorge Boole menyatakan bentuk matematika dari ungkapan dengan
menggatikan huruf abjad sebagai simbul tertentu. Misal A bermakna mobil, B bermakna
hitam, maka ungkapan pernyataan mobil hitam Y = A AND B
Simbol untuk menyatakan ubahan fungsi aljabar boole digunakan huruf besar,
sedang komplemen dari pernyataan tersebut digunakan bar di atas huruf. Simbol dapat
mempunyai nilai 1 dan 0 atau gaungan dari nilai 1 dan 0 sebagai ungkapan nilai bilangan
biner. Misal A=1 komplemennya dinyatakan dengan = 0
Bila A = (28)
10
dalam angka decimal akan dinyatakan secara biner menjadi
A=(11100)
Perbedaan cara menulis karena angka desimal menggunakan angka dasar (radik)
0, 1, 2, 3, 4, 5, 6, 7, 8, 9, diberi simbol A, bobot tiap radik diberi simbul R. Cara menulis
bilangan R dalam bentuk persamaan :
N = AiR
A
i=0
i
1.1
Sedang angka biner menggunakan 2 angka dasar ialah 0,1. Cara membaca
besarnya nilai angka biner identik dengan cara membaca angka desimal. Misal kode
angka desimal (28)
10
akan diubah menjadi 28 biner dengan cara menggunakan
persamaan 1.1 sebagai berikut :
(28)
10
= 2(10) + 8(10)
0
(2 digit)
2


(11100)
2
= 1(2)
4
+ 1(2)
3
+1(2)
2
+ 1(2)
1
+ 1(2)
0
(2 digit)
Hukum penjumlahan Boole dan nilai biner 1 atau 0 berlaku
Tabel 1.1. Penjumlahan
No
Penjumlahan
Bilangan
Dibaca
OR
1 0+0=0 Nol OR Nol Sama dengan nol
2 0+1=1 Nol OR Satu Sama dengan satu
3 1+0=1 Satu OR Nol Sama dengan satu
4 1+1=1 Satu OR Satu Sama dengan satu

Kesimpulan :
Penjumlahan biner akan bernilai 0 hanya bila semua input bernilai 0
Tabel 1.2 adalah hukum perkalian boole dari nilai 1 atau 0 berlaku :
Tabel 1.2. Perkalian
No Perlkalian Bilangan
Dibaca
AND
1 0.0=0 Nol AND Nol Sama dengan nol
2 0.1=1 Nol AND Satu Sama dengan satu
3 1.0=1 Satu AND Nol Sama dengan satu
4 1.1=1 Satu AND Satu Sama dengan satu

Kesimpulan :
Hasil perkalian biner akan bernila1 bila semua input bernilai 1
3


Berdasarkan tabel 1.1 dan tabel 1.2 dapat dikembangkan menjadi banyak variasi
logika aljabar boole dan dapat diwujudkan menjadi untai elektronik yang sangat
bermanfaat sesuai kepentingan perancang, dari sekedar sakelar penghidup lampu,
timer, kalkulator, sampai pengatur pemakaian bahan bakar mobil pada mesin modern
(EFI= Electronics Fuel Injection), robot, dan lain sebagainya.
Realisasi untai aljabar boole dapat diwujudkan dengan gerbang logika atau
gabungan gerbang logika NOT, AND, OR, XOR, NAND, NOR, XNOR. Yang bila
disederhanakan secara benar dengal logika aljabar boole akan dapat dialih fungsikan
sama hanya satu macam gerbang NAND dan OR saja. Dengan demikian peran
pemahaman aljabar boole menjadi sangat penting, untuk menyederhanakan suatu
fungsi yang akan direalisasikan secara elektronik. Untuk menjalin suatu fungsi aljabar
boole dapat dilakukan dengan menyusun peubah pada input gerbang logika NOT, AND,
OR, XOR, NAND, NOR, XNOR.

10. Gerbang NOT :

Gambar 1.1. Gerbang Buffer dan NOT
Gerbang NOT merupakan untai logika yang berfungsi membalik suatu
pernyataan atau fungsi ,
Tabel 1.3 adalah hukum pembalikan fungsi aljabar boole
No A
Buffer
Inverter
(NOT)
Y
1
= A
Y
2
=
A
NOT
Buffer
A
NOT
Buffer
5V 0V
Y2
Y1
+
5V
Y2 Y1
12VSPDT
Y2
Y1
+
5V
Y2 Y1
12VSPDT
4


1 0 0
1
2 1 1
0

Kesimpulan :

1
=

2
=
1
=

11. Gerbang OR
Gerbang OR merupakan untai logika yang brfungsi seperti untai sakelar yang
dapat dipasang parallel, sakelar buka bernilai 0 dan sakelar tertutup bernilai 1,
sedanglampu padam bernilai 0 dan lampu hidup bernilai 1.

Gambar 1.2. Gerbang OR ( = + )
Tabel 1.4. Gerbang OR
No
= +
0 0 0
0
1 0 1
1
2 1 0
1
3 1 1
1

Gambar 1.2 menunjukkan bahwa jalinan kebenaran gerbang OR sesuai
pernyataan kebenaran pada tabel 1.4.
A
B
A
B
A
B
5V
0V
5V
5V
5V
5V
Y
Y
+
5V
Y
Y
+
5V
Y
Y
+
5V
5


Kesimpulan :
Output gerbang OR bernilai 0 hanya bila kedua input bernilai 0

12. Gerbang AND
Gerbang AND merupakan untai logika yang berfungsi seperti untai sakelar yang
dipasang seri, sakelar buka bernilai 0 dan sakelar tertutup bernilai 1, sedang lampu L
padam berinlai 0, lampu nyala bernilai 1.

Gambar 1.3. Gerbang AND ( = . )

Dari gambar 1.3 dapat di pahami bahwa keberlakuan table kebenaran gerbang
AND sesuai table 1.5:
Table 1.5. Gerbang AND
No A B Y=A.B
0 0 0 0
1 0 1 0
2 1 0 0
3 1 1 1

Kesimpulan :
output gerbang AND bernilai 1 hanya bila kedua input bernilai 1
B
A
A
B
B
A
A
B
B
A
A
B
5V
5V
0V
5V
0V
0V
Y
Y
+
5V
Y
Y
+
5V
Y
Y
+
5V
6



13. Gerbang NOR:
NOR kepanjangan dari NOT OR, maka merupakan untai gerbang OR dan NOT
yang diberi simbul gerbang OR dengan output diberi lingkaran yang berfungsi membalik
pernyataan fungsi OR. Tabel 1.6 adalah Jalinan kebenaran gerbang NOR
Table 1.6. Gerbang NOR
No
INPUT OUTPUT
A B
1
= +
2
=
3
= +
0 0 0 0 1
1 0 1 1 0
2 1 0 1 0
3 1 1 1 0


Gambar 1.4. Gerbang NOR.

1
= +
2
=
1

3
= +
2
=
3


Kesimpulan :
Output gerbang NOR bernilai 1 hanya bila kedua input benilai 0.

B
A
B
A
0V
0V
5V
0V
Y2
Y1
Y2
Y1
7


14. Gerbang NAND
NAND kepanjangan dari NOT AND, maka gerbang NAND merupakan untai
gerbang AND dan NOT yang diberi simbul gerbang AND dengan output diberi lingkaran
yang berfungsi membalik suatu pernyataan fungsi AND. Tabel 1.7 menyatakan jalinan
kebenaran gerbang NAND
Tabel 1.7. gerbang NAND
NO
INPUT OUTPUT
A B
1
= .
2
=
3
= .
0 0 0 0 1
1 0 1 1 0
2 1 0 1 0
3 1 1 1 0


Gambar 1.5. Gerbang NAND

1
= .
2
=
1

3
= .
2
=
3


Kesimpulan :
Output gerbang NAND bernilai 0 hanya bila kedua input bernilai 1

15. Gerbang EXOR
EXOR merupakan kepanjangan exlusive OR, gerbang EXOR merupakan untai
logika yang berfungsi seperti untai yang menggunakan 2 saklar geser A dan B yang di
B
A
B
A
0V
0V
5V
5V
Y2
Y1
Y2
Y1
8


pasang saling silang pada hubungan induk sakelear, hingga Hanya bila nilai A berlawanan
dengan nilai B susunan sakelear akan dapat menyalakan lampu. Table 1.8 merupakan
jalinan kebenaran gerbang EXOR.
Contoh bilangan EXOR adalah pilihan dari dua pernyataan: makan (A) atau gosok
gigi (B), maka kondisi pernyataan Y yang benar bila : = . atau = .
Jika digabungkan : = . + . atau =
Table 1.8 Gerbang EXOR
N
O
INPUT OUTPUT
A B

1
= .
2
= .
3
= . + .
0 0 0 0 0 0
1 0 1 0 1 1
2 1 0 1 0 1
3 1 1 0 0 0


Gambar 1.6. Gerbang EXOR
= . + .
2
=
1
+
2

3
= . + . =
3
= Y
4
= A B
A
B
A
B
A
B
A
A
B
B
5V
5V
5V
0V
Y
Y
Y
Y4
Y3
Y2
Y1
Y4
Y3
Y2
Y1
+
5V
+
5V
+
5V
9


Kesimpulan :
Output gerbang EXOR bernilai 1 hanya bila nilai kedua input berlawanan.
16. Gerbang XNOR
EXNOR kepanjangan dari Exlusive NOT OR, maka gerbang EXNOR merupakan
untai logika EXOR DAN NOT, disimbulkan dengan gerbang EXOR yang bagian outputnya
diberi tanda lingkaran.
Tabel 1.9 menyatakan jalinan kebenaran fungsi EXNOR. yang berfungsi
membalik suatu pernyataan dari fungsi EXOR.
Y
1
= A B
Y
2
= A B
Y
1
= Y
2



Gambar 1.7. Gerbang EXNOR
Tabel 1.9. Gerbang EXNOR
NO
INPUT OUTPUT
A B
Y
1
= Y
2
=
0 0 0 1
1 0 1 0
2 1 0 0
3 1 1 1

Kesimpulan :
B
A
B
A
0V
0V
5V
0V
Y2
Y1
Y2
Y1
10


Output gerbang EXNOR bernilai 1 hanya bila nilai kedua input sama.



SOAL LATIHAN :
1. Buatlah tabel kebenaran
1
,
2
,
3
,
4

5
dari untai gerbang NAND berinput A
dan B :

Tabel 1.10. Gerbang Exor dengan gerbang NAND
No A B
1

2

3

4

5

0 0 0
1 0 1
2 1 0
3 1 1

2. Selesaikan soal nomor 1 bila gerbang NAND diganti gerbang NOR
Tabel 1.11 Gerbang Exor dengan gerbang NOR
No A B
1

2

3

4

5

0 0 0
1 0 1
2 1 0
3 1 1

3. Berdasarkan jawaban soal nomor 1 dan 2 simpulkan dan animasikan kebenaran
saudara menggunakan program CircuitMaker
4. Lengkapi tabel kebenaran berdasarkan persamaan a, b, c dan d :
a.
1
= . +.
b.
2
= . +
c.
3
= . + .
A
B
Y1
Y2
Y3
Y4 Y5
11


d.
4
= . +

Tabel 1.12 Mengubah fungsi
No A B
1

2

3

4

1
+
2

1
+
3

2
+
4

0 0 0
1 0 1
2 1 0
3 1 1

5. Buktikan dengan tabel kebenaran bahwa :
a.
1
= . = +
b.
2
= + = .
c.
3
= . . = + +
d.
4
= + + = . .

6. Berdasarkan jawaban soal nomor 1 dan 2 simpulkan dan animasikan kebenaran
saudara menggunakan program CircuitMaker

7. Berapa besar nilai decimal dari bilangan biner berikut :
a.
1
= (01111)
2

b.
2
= (0011110)
2

c.
3
= (000111100)
2


8. ubahlah bilangan decimal berikut menjadi bilangan biner :
a.
1
= (15)
10

b.
2
= (30)
10

c.
3
= (60)
10


9. Buatlah tabel kebenaran perilaku nyala padamnya lampu (Y), jika diatur
menggunakan 3 buah sakelar A seri dengan sakelar B dan sakelar B parallel dengan
sakelar C.
12



Tabel 1.13 Gerbang NOR
No A B C Y kesimpulan
0 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
8 0 0 0
9 0 0 1
10 0 1 0
11 0 0 1
12 0 1 0
13 0 1 1
14 1 1 1

10. Buatlah diagram rancangan sebuah lampu garasi rumah tingkat yang dapat
dinyalakan ketika orang akan masuk garasi untuk parkir
mobil dan lampu dapat dipadamkan setelah orang sampai
di tingkat atas.
Dan bila orang turun ke garasi untuk mengambil mobil
lampu dapat dinyalakan, dan ketika orang keluar dari
garasi lampu dapat dipadamkan.

11. Buatlah diagram lampu yang menyala jika mengikuti persamaan :
a.
1
= . . + . . +. . + . .
b.
2
= . . +. . + . . + . .
c.
3
= . + + ( + ). + ( + ) + ( + ).
d.
4
= . +( ). + ( ) + ( +)

C
B
A
+
3V
Y
13


12. Gambarkan bentuk sinyal output gerbang OR, AND, EXOR, bila sinyal inputnya
berbentuk :








13. Ujilah dengan tebel kebenaran :
a. + = . ()
b. + = . ()
c. . = () + ()
d. . = + ()
Tabel 1.14 Alih Gerbang
No 0 1 2 3 Kesimpulan
A 0 1 0 1
B 0 0 1 1
+

() . ()

+


. ()

.


+()

.


+()





AND
OR
EXOR
14







BAB 2
ALJABAR BOOLE



1. Hukum Asosiatif
Aturan aljabar boole berlaku hukum asosiatif, komutatif, dan distributif yang
dapat dikembangkan menjadi aturan perluasan, identitas, komplemen, perjalinan
dengan tetapan, pembalikan, dan penyerapan baik untuk jalinan AND maupun OR. Dan
jika digabung dengan NOT akan membentuk hukum deMorgan sebagai modal pengubah
gerbang NAND maupun NOR menjadi gerbang apa saja sesuai kehendak.

B
A
A
B
B
A
A
B C
C
C
C
5V
5V
0V
0V
5V
5V
5V
0V
5V
5V
5V
0V
Y
Y
Y
Y
15


Gambar 2.1 Hukum Asosiatif Gerbang AND

Tanda huruf suatu kelompok dari persamaan / pernyataan dapat diubah
menjadi kelompok baru yang nilainya tetap :
Y = A. B. C = B. C. A = B. A. C = A. C. B
Y = A + B + C = B +C + C = A + C +B = C + B +A

Gambar 2.2 Hukum Asosiatif Gerbang OR

2. Hukum Komutatif

Gambar 2.3 Hukum Komutatif Gerbang AND dan OR
B
A
B
A
A
B
A
B
C
C
C
C
0V
5V
5V
5V
5V
0V
0V
5V
5V
5V
5V
0V
Y Y
Y Y
A
B
A
B
B
A
B
A
B
A
B
A
C
C
C
C
C
C
0V
5V
5V
0V
5V
5V
5V
0V
5V
5V
0V
5V
5V
5V
0V
5V
5V
0V
Y
Y
Y
Y
Y
Y
16


Hukum komutatif merupakan perluasan hokum asosiatif, ialah input peubah
yang dikaitkan dengan hanya satu jenis jalinan dapat saling dipertukarkan.
Gerbang AND : = . . = . . = . .
Gerbang OR : = + + = + + = + +

3. Hukum Distributif
Hukum distributive dapat dinyatakan dalam bentuk persamaan :
Y = A. B +C = AB + AC

Gambar 2.4 Hukum Distributif
4. Hukum Perluasan

Gambar 2.5 Hukum Perluasan

Peubah input dapat dijalin secara perkalian AND atau penjumlah an OR tak
terbatas pengulangannya dengan nilai output yang tidak ber-ubah.
= . .
C
B
A
C
A
B
B
A
C
A
B
C
5V
5V
5V
5V
5V
5V
5V
0V
5V
5V
5V
0V
Y
Y
Y
Y
5V
0V
5V
0V
Y
A
Y
A
Y
A
Y
A
17


= + +

Tabel 2.1 Hukum Perluasan
No A Y=A.A.A.A = + +
1 0 0 0
2 1 1 1

5. Hukum Identitas
Bila titik A dihubungkan oleh kawat dengan titik B dan titik B dihubungkan
dengan titik C, maka sebenarnya titik A.B, dan C dihubung kan dengan satu kabel.
Aturan identitas berlaku seperti pada persamaan aljabar ialah :
Jika A = B dan B = C maka A = C

Gambar 2.6 Hukum Identitas

6. Hukum Komplemen
Hukum komplemen mengatur hubungan input gerbang dengan komplemennya,
Tabel 2.2 menunjukkan aturan jalinan peubah dengan komplemennya untuk gerbang
OR atau AND :

Tabel 2.2 Hukum Komplemen
No
input Output

= . = +
1 0 1 0 1
2 1 0 0 1


A
B
C
A=B=C
18



Gambar 2.7 Hukum Komplemen
Kesimpulan :
A. A = 0 A + A = 1

7. Hukum Penjalinan Dengan Tetapan :

Tabel 2.3 Konjungsi dan Disjungsi
No
input Output
A k
Konjungsi Disjungsi
Y = A. k Y = A + k
1 0 0 0 0
2 1 0 0 1
3 0 1 0 1
4 1 1 1 1

Hukum penjalinan mengatur hubungan input gerbang dengan tetapan 1 atau 0.
Tabel 2.3 menunjukkan jalinan input gerbang AND atau OR dengan tetapan k.
Hubungan peubah dengan tetapan dalam bentuk perkalian ialah pada gerbang
AND dinamakan konjungsi, sedang bila dalam bentuk penjumlahan ialah pada gerbang
OR disebut disjungsi

A A
A A
5V 5V
0V 0V
Y2 Y1
Y2 Y1
19



Gambar 2.8 Hukum Konjungsi dan Disjungsi

Kesimpulan :
Aturan Disjungsi :
A + 1 = 1

A + 0 = A

Aturan Konjungsi :
A. 1 = A
A. 0 = A


8. Hukum Pembalikan 2 kali :
Tabel 2.4 Aturan pembalikan 2 kali, merupakan hukum perluasan dari
komplemen /inverter (NOT)
Tabel 2.4 Hukum Pembalikan
No
1
=

2
=
Kesimpulan
1 0 1 0
Y
2
= A = A
2 1 0 1

A
k k
A
A
k k
A
5V
0V
5V
0V
0V
0V
0V
0V
Y2 Y1
Y2 Y1
A A
0V 0V
Y2
Y1
Y
Y2
Y1
Y
20


Gambar 2.9 Aturan Pembalikan

9. Hukum Penyerapan
Suatu fungsi dengan 3 suku tetap dengan 2 peubah sama dan 2 tanda jalinan
yang berbeda dapat diserap menjadi 1 suku sesuai dua peubah yang sama.
+. =
. + =
Tabel 2.5 Hukum Penyerapan
No + (. ) Kesimpulan
1 0 1 0
+. = 2 1 0 1
3 1 1 1

Gambar 2.10 Hukum Penyerapan

10. Hukum De Morgan
Gambar
2.11 Hukum de Morgan NOR DM
B
A A
B
B
A A
B 5V
5V
5V
5V
0V
0V
0V
0V
A
Y
A
Y
A
Y
A
Y
B
A
B
A
0V
0V
5V
0V
Y3
Y2
Y1
Y3
Y2
Y1
21



Aturan de Morgan merupakan aturan aljabar boole yang sangat penting untuk
mengubah logika OR menjadi logika AND atau sebaliknya dengan NOR and NAND saja. :
a. Fungsi AND terdiri dari semua komplemen input dapat diubah menjadi fungsi NOR
atau disebut NOR de Morgan yang disingkat NOR DM menggunakan simbul AND
yang input nya diberi bulatan.
. = ( + )
b. Fungsi OR yang terrdiri dari semua komplemen input dapat diubah menjadi fungsi
NAND atau disebut NAND de Morgan yang disingkat NAND DM menggunakan
simbul OR yang input nya diberi bulatan.
. = ( + )

Gambar 2.12 Hukum de Morgan OR DM

SOAL LATIHAN

1. Berdasarkan persamaan A = A. A. A buktikan dengan tebel kebenaran bahwa
A. A

= A

Tabel 2.6 Membuat gerbang NOT dari NAND
No A
A
A. A
A. A
Kesimpulan
1 0

2 1

A
B
A
B 0V
0V
5V
5V
Y3
Y2
Y1
Y3
Y2
Y1
22


2. Berdasarkan persamaan A = A + A + A buktikan dengan table kebenaran bahwa
A + A +A

= A

Tabel 2.7 Membuat gerbang NOT dari NOR
No A
A
A +A
A + A
Kesimpulan
1 0

2 1

3. Berdasarkan jawaban soal 1 dan 2 buktikan dengan animasi circuitMaker gambar
2.13 atau gunakan gerbang IC 74LS00 bahwa gerbang NOT dapat dibangun dari
NAND atau NOR

Gambar 2.13 Gerbang NOT dari NAND atau NOR
4. Persamaan = . . buat diagram persamaan mengguna kan gerbang
a. AND 2 input
b. AND 3 input
c. NOT dan OR 2 input
d. NOT dan OR 3 input
e. NOR 2 input
f. NOR 3 input
5. Persamaan = + + Buat diagram persamaan meng gunakan gerbang
a. OR 2 input
b. OR 3 input
c. NOT dan NAND 2 input
d. NOT dan NAND 3 input
e. NAND 2 input
A A
5V 0V
Y3
Y2
Y1
Y3
Y2
Y1
23


f. NAND 3 input
6. Buktikan dengan hukum aljabar boole persamaan berikut :
a. Y
1
= A. B. C = . +
b. Y
2
= A +B + C = A + B. C
7. Gambar 2.14 pilihlah nilai Y
n
yang sama menggunakan persamaan aljabar boole dan
ujilah menggunakan animasi circuitMaker:

Gambar 2.14. Soal Nomor 7
8. Gambar 2.15 pilihlah nilai Y
n
yang sama menggunakan persamaan aljabar boole dan
ujilah menggunakan animasi circuitMaker:

Gambar 2.15. Soal Nomor 8
9. Buktikan persamaan sebelumnya bahwa :
a. A + A. B = A
b. A. A + B = A
B
A
5V
0V
Y7 Y6
Y5
Y4
Y3
Y2
Y1
A
B
5V
0V
Y7 Y6
Y5 Y4
Y3
Y2
Y1
24


10. Beri alasan bahwa dari gerbang NAND atau NOR saja dapat dibuat menjadi gerbang
a. AND
b. OR
c. XNOR
d. NOT
e. XOR
11. Tabel 2.8 hasil pengamatan di sekolah yang bermakna kepala sekolah (A), guru kelas
(B) dan guru jaga (C) jika hadir diberi nilai 1 sedang nilai 0 jika absen. Jika kodisi
siswa (Y) gaduh bernilai 0 sedang bila aktif belajar siswa diberi nilai 1
Tabel 2.8 Kondisi Pembelajaran di Kelas
No A B C Y Persamaan
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1

2
= . .
3 0 1 1 1

3
= . .
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1

6
= . .
7 1 1 1 1
7
= . .
=
2
+
3
+
6
+
7


a. Buktikan bahwa = ,
b. Apakah nalar jika Proses belajar mengajar ditentukan oleh guru kelas ?















25






BAB 3
MENYEDERHANAKAN FUNGSI


11. Bentuk Persamaan Aljabar Boole:
Bentuk persamaan Aljabar Boole ditunjukkan pula oleh gerbang logika yang
digunakan. Misal jalinan 2 gerbang AND dan 1 gerbang OR dari A,B,C dan D dinyatakan
dalam bentuk persamaan:
Y
1
= AB +CD
Y
2
= A +BC + D


Gambar 3.1. Persamaan dan Gerbang Logika
Gambar 3.1 sebagai realisasi persamaan Y
1
= AB +CD dan Y
2
= A + BC +
D Umumnya persamaan menjadi rumit, hingga perlu disederhanakan menjadi persamaan
pokok dalam bentuk penjumlahan dari perkalian (sum of product) atau dalam bentuk
perkalian dalam penjumlahan (product of sum)

12. Sum Of Product:
A
B
C
D
Persamaan Y1
5V
0V
5V
0V
y1
A
B
C
D
Persamaan Y2
5V
0V
5V
0V
Y2
26


Untuk menjelaskan sum of product, perlu dikaji ulang mengenai perkalian dua
peubah atau lebih dari fungsi AND berinput dua atau lebih yang dijalin dalam bentuk
penjumlahan fungsi OR.
Misal: Y = Y
1
+ Y
2
+ Y
3
= A. B + C. D + E. F. G
Persamaan Y = Y
1
+Y
2
+ Y
3
dapat diwujudkan menjadi untai elektronik yang
menggunakan 2 gerbang AND berinput 2 dan gerbang AND berinput 3 yang dijalin
dengan gerbang OR berinput 3.



Gambar 3.2 Sum Of Product Y = Y
1
+Y
2
+ Y
3

13. Product Of Sum:
Untuk menjelaskan Product Of Sum, perlu dikaji ulang mengenai penjumlahan
dua peubah atau lebih fungsi OR yang berinput dua atau lebih yang dijalin dalam bentuk
perkalian fungsi AND berinput dua atau lebih. Misal:
Y = Y
1
+Y
2
+ Y
3
= A +BC + D(E +F +G)
A
B
C
D
G
F
E
Y1
Y2
Y3
0V
0V
5V
0V
5V
5V
5V
Y
Y3
Y2
Y1
E
D
C
B
A
0V
0V
5V
0V
5V
5V
5V
Y
27




Gambar 3.3 Product Of Sum Y = A + BC + D(E + F + G)
Persamaan Y = A + BC + D(E +F + G) dapat diwujud kan dari untai 4
gerbang OR 2 input dan 2 gerbang AND 2 input atau dari 2 gerbang OR 2 input, 1
gerbang OR 3 input dan 1 gerbang AND 3 input.
Apakah fungsi yang ditulis dalam sum of product dapat diubah menjadi product
of sum atau sebaliknya ? Mengingat hukum Aljabar Boole pada umumnya dan aturan de
Morgan khususnya akan dapat menjawab permasalahan tersebut, bahkan jika dituntut
hanya menggunakan satu macam gerbang NAND atau NOR saja.

14. Cara Menyederhanakan Fungsi Aljabar Boole:
Keberlakuan hukum Aljabar Boole dapat digunakan untuk memperoleh fungsi
yang sederhana, hingga akan menghemat pemakaian gerbang logika, mengurangi
kesulitan merangkai dan kesalahan sambung antar gerbang.
Misal : suatu penelitian mengenai perilaku siswa di sekolah Y dengan ubahan
kehadiran guru kelas A, guru jaga B dan kepala sekolah C. Perilaku yang diamati bernilai
1 jika siswa giat belajar dan bernilai 0 jika ramai, sedang kehadiran guru di sekolah
bernilai 1 jika hadir dan bernilai 0 jika izin tidak ngantor di sekolah; Hasil penelitian
ditabelkan (lihat soal 11 BAB II) :
Y3
Y2
Y1
E
F
D
C
B
A
G
0V
0V
5V
0V
5V
5V
5V
Y
G
F
C
B
A
D
E
Y1
Y2
Y3
0V
0V
5V
0V
5V
5V
5V
Y
28


Table 3.1. Perilaku Siswa
No
A
2
2

B
2
1

C
2
0

Y Persamaan

0 0 0 0 0

1 0 0 1 0

2 0 1 0 0

3 0 1 1 0

4 1 0 0 1
Y
4
= A. B. C
5 1 0 1 1
Y
5
= A. B. C
6 1 1 0 1
Y
6
= A. B. C
7 1 1 1 1
Y
7
= A. B. C

Semua persamaan Y pada tabel 3.1 dapat ditulis menjadi persamaan 3.5 yang
bila diwujudkan dalam untai elektronik gambar 3.4. Tetapi bila disederhanakan
menggunakan hukum Aljabar Boole menjadi persamaan yang sangat sederhana ialah:
Y=A yang berarti menjadi untai berupa satu kabel yang menghubungkan output
dengan input A

Gambar 3.4. untai panjang Y=A
= A. B. C + A. B. C + A. B. C +A. B. C
Y = A. [B. C + C] + A[BC + C] Distributif
A
B
C
0V
5V
0V
A
Y
29


= A. [B. 1] + A[B1] Komplemen
Y = A. B +AB Konjungsi
Y = A. [B +B] Distributif
Y = A. 1 Komplement
Y = A

15. Peta Karnaugh
Selalu menjadi pertanyaan, apakah penyederhanaan yang telah dilakukan
merupakan hasil paling sederhana ? Peta karnaugh merupakan salah satu model cepat
untuk menyederhanakan suatu fungsi.

A
C
5
A. B. C
7
A. B. C
3
A. B. C
1
. .
4
A. B. C
6
A. B. C
2
A. B. C
0
. .

B

Gambar 3.5 Peta Karnaugh 3 dan 4 ubahan
Aturan penggunaan Peta karnaugh adalah :
a. Tiap sel (kotak) bermaksan sebagai kombinasi peubah, n jumlah peubah
b. Banyaknya sel 2
n

c. Perbedaan nilai antar sel semitris
d. Semua kombinasi peubah yang ditulis dalam sum of product masing-masing fungsi
AND dimasukkan dalam sel yang sesuai dengan memberi tanda satu
e. Sesuai hukum komplemen sel bersebelahan yang diberi tanda 1 dapat dihilangkan
hingga hanya peubah yang sama boleh muncul.
f. Pengelompokan 2 sel akan menghilangkan satu peubah, atau mungkin dapat terjadi
suatu suku hilang karena hukum penyerapan.
g. Jika semua suku peubah telah disederhanakan, persamaan akhir diperoleh dengan
menulis semua suku dan menjalin kembali secara disjungsi.
Bobot tiap sel pada gambar 3.6, peta Karnaugh disingkat peta K dapat dijelaskan
sebagai berikut :
Peta K 3 ubahan A, B dan C mempunyai 2
3
= 8. Sel yang bernilai 0, 1, 2, 3, 4, 5,
6, 7, besarnya nilai tiap kotak dapat diurut dari tabel 2.1 pada kolom no yang tidak lain
30


merupakan nilai desimal dari biner bilangan biner ABC dengan bobot A = 2
2
, B = 2
1
, C =
2
0
.Nilai ubahan A disebut Most Significance Bits ( MSB ) sedang C disebut Least
Significance Bits (LSB).

A
C
10
. . .
14
. . .
6
. . .
2
. . .

11
. . .
15
. . .
7
. . .
3
. . .
D

9
. . .
13
. . .
5
. . .
1
. . .
8
. . .
12
. . .
4
. . .
0
. . .

B

Gambar 3.6 Peta Karnaugh 3 dan 4 ubahan

Gambar 3.6. peta K 4 ubahan A, B, C, D mempunyai 2
4
= 16 sel yang bernilai 0,
1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15 tidak lain merupakan nilai bilangan desimal
dari bilangan biner ABCD dengan bobot A = 2
3
, B = 2
2
, C = 2
1
, D = 2
0.
. Nilai ubahan A
disebut Most Significance Bits ( MSB ) sedang C disebut Least Significance Bits (LSB).
Contoh :
A




A
C 5 7 C 1 1
4 6 1 1
B B
Y = A Y = A
Gambar 3.6 Ubahn = A. B. C + A. B. C + A. B. C + A. B. C = A

Gambar 3.6 = A. B. C +A. B. C +A. B. C + A. B. C bila di-masukkan pada peta
karnaugh 3 ubahan cukup diberi tanda 1, karena seluruh daerah A berisi angka 1 sedang
31


daerah lainnya kosong maka = A yang bila dijabarkan berbasis aturan aljabar boole
adalah :
= . . + + . . +
= . . 1 +. . 1
= . . +.
= . (. +)
= . (1)
=
Dapat disimpulkan bahwa peta K memudahkan penyederhanaan fungsi lebih
cepat, karena dapt melihat sel yang diisi persamaan. Dengan menggunakan logika yang
sama gambar 3.7 menunjukkan bentuk persamaan = B dan = A. C bila dimasukkan
dalam peta karnaugh.
A




A
C
1 1
C
1 1
1 1
D
1 1
D
1 1
1 1
B B
Y = B Y = A. C
GambaR 3.7 Peta Karnaugh Persamaan Y = B dan Y = C

Gambar 3.8.a Merupakan pengembangan persamaan 3 ubahan = A dikalikan
dengan (D + D)+B + BC

sehingga berbentuk peta karnaugh 4 ubahan X menjadi :
X = AB + B + D + DC +A[B + B + D + D]C disederhanakan menjadi X = A,
maka = =
Sedang gambar 3.8.b Merupakan pengembangan persamaan 3 ubahan = A dikalikan
dengan (D + D)+B + BC

sehingga berbentuk peta karnaugh 4 ubahan
X = ACB + B + D + D yang bila disederhanakan menjadi X = A. C, maka sesuai
hukum identitas X = Y. C = A. C
A A
C
1 1

C
1 1
1 1
D
1 1
D
1 1
32


1 1
B B
Y = A X = A. C
Gambar 3.8 Pengembangan 4 Ubahan Y = A dan X = A. C

Gambar 3.9. Peta Karnaugh 5 ubahan, yang meupakan pengembangan peta
karnaugh 4 ubahan sebanyak 2 buah yang dipilih menjadi E disebelah kiri dan E
disebelah kanan. Bila bobot terbesar pada A = 2
4
dan bobot terkecil pada E = 2
=0
maka
nilai bilangan desimal dalam kotak sesuai gambar 3.9.
Pada gambar 3.9 nampak bahwa semua sel pada kotak sebelah kiri bernilai ganjil,
sedang sel pada kotak sebelah kanan bernilai genap, selisih nilai bilangan antar sel
simetris pada kotak kiri maupun kotak kanan, dalam kotak tidak ditemukan nilai bilangan
yang sama. Jumlah sel dalam kotak 2
5
= 32 kotak.
A A
C
21 29 13 5

C
20 28 12 4
23 31 15 7
D
22 30 14 6
D
19 27 11 3 18 26 10 2
17 25 9 1 16 24 8 0
B B
E

Gambar 3.9 Peta Karnaugh 5 Ubahan
Jika dicermati gambar 3.6, tidak lain merupakan 2 buah gambar 3.5 dengan
tambahan ubahan baru ialah D untuk kotak bernilai ganjil dan D untuk kotak bernilai
genap.
Sedang gambar 3.9 tidak lain merupakan 2 buah gambar 3.6 dengan tambahan
ubahan baru ialah E untuk kotak bernilai ganjil dan E untuk kotak bernilai genap.
Dalam bentuk persamaan :

A A
C
1 1

C
1 1
1 1
D
1 1
D
1 1 1 1
33


1 1 1 1
B B
E

Gambar 3.10 Merupakan pengembangan persamaan 3 ubahan = A
Y = Y
1
+Y
2

Y
1
= (Y
20
+ Y
22
+ Y
28
+ Y
30
) + (Y
21
+ Y
23
+ Y
29
+Y
31
)
Y
2
= (Y
16
+ Y
18
+Y
24
+ Y
26
) +(Y
17
+ Y
19
+Y
25
+ Y
27
)
Y
1
= A. C. EB. D + B. D + B. D + B. D + A. C. EB. D +B. D +B. D +B. D
Y
1
= A. C. EB. D + D +B. (D +D) +A. C. EB(D + D) + B(D +D)
Y
1
= A. C. EB. 1 +B. (1) + A. C. EB(1) +B(1)
Y
1
= A. C. EB +B + A. C. EB + B
Y
1
= A. C. E1 + A. C. E1
Y
1
= A. CE + E Y
1
= A. C[1]
Y
1
= A. C
Y
2
= A. C. EB. D + B. D + B. D + B. D + A. C. EB. D + B. D +B. D +B. D
Y
2
= A. C. EB. D +D +B. (D + D) + A. C. EB(D + D) + B(D + D)
Y
2
= A. C. EB. 1 +B. (1) + A. C. EB(1) + B(1)
Y
2
= A. C. EB + B +A. C. EB +B
Y
2
= A. C. E1 + A. C. E1
Y
2
= A. CE +E Y
2
= A. C1 Y
2
= A. C
=
1
+
2

= . + . = ( +) = 1 =

6. Contoh Peta Karnaugh 3 Ubahan
Sederhanakan fungsi dengan 3 peubah berikut :
= . + . + . + . . +. . + +.
Untuk menyelesaikan persamaan Y fungsi NAND dan NOR pada suku ke lima
+ . harus diubah dalam bentuk AND dan OR dengan hukum de Morgan.
Sehingga : + . = . .
= . + . + . + . . +. . + . .
34


A




A
C 5 7 3 1 C 1 1 1 1
4 6 2 0 1 1 1
B B

Gambar 3.11 Peta Karnough Y = A +C + A. B
Dengan peta Karnaugh dapat segera ditemukan bahwa
A A
C
1 1

C
1 1 1 1
1 1
D
1 1 1 1
D
1 1
1 1
B B
Y = A Y = C
A A
C
1

C
1 1 1 1
1
D
1 1 1 1
D
1 1 1 1
1 1 1 1
B B
Y = A. B Y = A +C + A. B

Gambar 3.12 Peta Karnaugh Y = A. B dan Y = A + C + A. B
Y = A + C + A. B dengan rincian jabaran sebagai berikut :
A = (Y
4
+Y
5
+ Y
6
+ Y
7
)
C = Y
1
+ Y
3
+Y
5
+ Y
7

A. B = (Y
0
+ Y
1
+ Y
4
+ Y
5
)
Y = A + C + A. B
Gambar 3.12 bentuk isian persamaan jika dimasukkan pada peta K 4 ubahan ABCD

7. Manfaat Penyerderhanaan Fungsi
35



Gambar 3.13 Realisasi Persamaan 5.8
Bila persamaan berikut diwujudkan menjadi rangkaian gambar 3.13 perlu 13
buah gerbang yang terinci dari AND 6 buah, OR 4 buah, NOR 1 buah, NOT 2 buah.
Sedang bila disederhanakan 6 buah gerbang yang terinci dari AND 2 buah, OR 2 buah
dan NOT 2 buah.
= . + . + . + . . +. . + +.
Dengan demikian penyederhanaan suatu fungsi akan bermanfanfaat untuk
penghematan gerbang dan mengurangi penyambungan kawat sehingga akan mengurangi
kesalahan merangkai dan penyoldiran jika diperlukan.
Apakah persamaan
= . + . + . + . . +. . + +.
Y4+Y5
Y1+Y2
Y1+Y2+Y3
Y5
Y4
Y3
Y2
Y1
A
B
C
Sebelum disederhanakan
Setelah disederhanakan
Y=Y2
0V 0V
0V
Y
Y2
36


yang disederhanakan menjadi Y = A + C +A. B dapat direlisasikan hanya menggunakan
gerbang NOR atau NAND saja ?
Untuk menjawab pertanyaan tersebut saudara harus kembali pada penyataan de
Morgan dan hukum perluasan :

Gambar 3.14 Untai Y
2
= Y
3
= A + C + A. B Dengan NOR

Y
2
= Y
3
= A + C + A. B Y
2
= + + +
Y
3
= + + ( + ) Y
3
= + + ( +)


Y2=Y3
A
B
C
Y=Y2
5V
0V
5V
Y3
Y2
Y2=Y4
A
B
C
Y=Y2
5V
0V
5V
Y4
Y2
37


Gambar 3.15. Untai Y
2
= Y
3
= A + C + A. B Dengan NAND
Y
2
= Y
4
= A + C + A. B Y
4
= A. C + A. B
Y
4
= (A. C). (A. B)
4
= . . (. )

8. Mengatur Putaran Motor Mesin Cuci Dengan 3 Ubahan
Mesin pencuci diatur dengan criteria pada hitungan ke 0 dan ke 4 motor mati,
tetapi pada hitungan ke 1, 2, dan 3 motor berputar searah jarum jam sedang pada hitungan
ke 5, 6, dan 7 motor berputar berlawanan arah jarum jam.
Untuk mempermudah desain dapat disgunakan table kebenaran 3 ubahan yang
kemudian akan dapat dibuat persamaan masing-masing pola gerakan motor. Misal S =
stop, R = right, L = left sedang control gerakan motor dilakukan oleh 3 ubahan
masukanialah A, B, C dengan ketentuan input paling kiri berbobot terbesar dan
sebaliknya paling kanan berbobot paling kecil. Lihat tabel 3.2.
Tabel 3.2 Gerak Motor Mesin Cuci :
No
INPUT
GERAK
MOTOR PERSAMAAN GERAK
A B C S R L
0 0 0 0 1
S = A. B. C + A. B. C
1 0 0 1 1
2 0 1 0 1
3 0 1 1 1
R = A. B. C + A. B. C + A. B. C
4 1 0 0 1
5 1 0 1 1
6 1 1 0 1
L = A. B. C +A. B. C + A. B. C
7 1 1 1 1

Bila ubahan tabel 3.2 dimasukkan dalam peta karnaugh 3 ubahan akan nampak
seperti pada gambar 3.16, gambar 3.17 dan gambar 3.18.
A




A
C C
4 0 1 1
B B

Gambar 3.16. Persamaan Motor Stop S = B. C
A A
38


C 3 1

C 1 1
2 1
B B

Gambar 3.17. Persamaan Motor Putar Kanan R = A(B +C)

A




A
C 5 7 C 1 1
6 0 1
B B

Gambar 3.18 Persamaan Motor Putar Kiri L = A(B + C)

Kesimpulan :
S = B. C
R = A(B + C)
L = A(B + C)
Karena S, R dan L merupakan system penggerak motor, agar system bekerja
menggunakan komponen secara efisien, maka harus ditinjau komponen yang dapat
dipakai bersama. Salah satu cara ialah dengan hukum de Morgan maka :
B + C = B. C = S karena S = B. C
S = B +C
R = A. S
L = A. S
Seperti ditunjukkan pada gambar 3.19. atau gambar 3.20 jika disusun dari
gerbang NOR.
S = B. C = B +C
R = AB + C = A +B + C = A + S
R = A +S
L = AB + C
L = A + B + C = A + S
L = A + S

39


NOT S dapat dimasukkan dalam sistem pengendali R dan L, sehingga system
dapat dibangun menggunakan gerbang NAND
Gambar 3.19.
Realisasi Putaran Motor Dengan NAND

Gambar 3.20. Realisasi Putaran Motor Dengan NOR

9. Contoh Peta Karnaught 4 Ubahan
Bila persamaan dinyatakan dalam bentuk product of sum pemasukan nilai tiap
suku dari persamaan dalam sel peta karnaugh akan lebih mudah dari pada bila dinyatakan
dalam sum of product, dan akan menjadi lebih sulit lagi bila persamaan merupakan
gabungan dari product of sum dan sum of product serta dinyatakan dalam pernyataan
NAND atau NOR, maka bentuknya harus diubah dalam persamaan product of sum.
Untuk mengubah persamaan diperlukan keterampilan memanfaatkan hokum de Morgann.
Misal :

1
= . . + + . . +
C
A
B
Realisasi putaran motor
dengan gerbang campuran
dengan gerbang NAND
B
A
C
Realisasi putaran motor
0V
0V
0V
0V
0V
0V L
R
S
L
R
S
dengan gerbang NOR
Realisasi putaran motor
C
A
B
dengan gerbang campuran
Realisasi putaran motor
B
A
C
0V
0V
0V
0V
0V
0V
L
R
S
L
R
S
40

2
= . . + + . . +
=
1
+
2

Persamaan =
1
+
2
harus diubah dalam bentuk product of sum dengan de
Morgan jika akan dimasukkan dalam peta karnaugh. Maka :
Y
1
= AA. B. D +C + AA. B. D +C
Y
1
= A(A. B. D)(C) + AA. B. D(C) Hukum de Morgan
Y
1
= A. A. B. C. D +A. A. B. C. D Hukum Distribusi
Y
1
= A. B. C. D + A. B. C. D Hukum Perluasan
Y
1
= A. B. D(C + C) Hukum Komplemen
Y
1
= A. B. D(1) Hukum Penjalinan dg tetapan
Y
1
= A. B. D Hasil alih de Morgan
Y
2
= AA. B. D + C + AA. B. D +C
Y
2
= A(A. B. D)(C) + A(A. B. D)(C) Hukum de Morgan
Y
2
= A. A. B. D +A. A. B. D. C Hukum Distribusi
Y
2
= A. B. D. C +A. B. D. C Hukum Perluasan
Y
2
= A. B. D. (C +C) Hukum Komplemen
Y
2
= A. B. D. (1) Hukum Penjalinan dg tetapan
Y
2
= A. B. D Hasil alih de Morgan
Maka persamaan =
1
+
2
menjadi :
Y = A. B. D + A. B. D
Y = A. D(B + B) Hukum Komplemen
Y = A. D(1) Hukum Penjalinan dg tetapan
Y = A. D
Sehingga persamaan Y = A. D dapat dimasukkan dalam sel peta karnaugh gambar 3.20.
41


A A
C


C

11 15
D
1 1
D
9 13 1 1

B B

Gambar 3.21. Peta Karnaugh Y = A. D
Persamaan Y = A BD kelihatan sederhana hanya mem-punyai 3 ubahan,
tetapi jika harus dimasukkan dalam peta karnaugh 4 ubahan harus dimunculkan ubahan
yang tak nampak. Karena nilai 1 tidak mengubah hasil perkalian terhadap nilai ubahan
dan nilai 1 dapat diperoleh dari jalinan penjumlahan yang memenuhi hokum komplemen,
maka dilakukan langkah sebagai berikut :
Y = A BD
Y = A. B + A. BD Mengubah fungsi EXOR
Y = A. B. D + A. B. D
Memasukkan dalam peta Karnaugh

A A
C


C

11 3
D
1 1
D
9 1 1 1

B B

Gambar 3.22. Peta Karnaugh 4 ubahan Y = A BD
42



Gambar 3.23. Soal Bab 2 Nomor 7
Coba bandingkan dengan soal 7 bab 2, yang telah saudara buktikan menggunakan
tabel kebenaran bahwa :
Y
4
= Y
6
Merupakan gerbang EXOR dan
Y
5
= Y
7
Merupakan gerbang EXNOR
Uji kebenaran dapat dilakukan dengan keberlakuan aljabar boole, yang dapat dijabarkan
sebagai berikut :
Y
4
= A. B. A A. B. B
Y
4
= A. B. A + A. B. B Hukum de Morgan AND ke OR
Y
4
= A + BA + A + BB Hukum de Morgan OR ke AND
Y
4
= A. A + A. B + A. B + B. B Hukum Distributif
Y
4
= 0 + A. B + A. B +0 Hukum Komplemen
Y
4
= A. B + A. B Hukum Penjalinan Dg Tetapan
Y
4
= Y
6
= A B
A




A
C 1 1 C 1 1
1 1 1
B B
Y
4
= Y
6
= A B Y
5
= Y
7
= A B
A A
C 1 1 C 1 1
A
B
5V
0V
Y7
Y6
Y5
Y4
Y3
Y2
Y1
43


1 1
D
1 1
D
1 1 1 1
1 1 1 1
B B
Y
4
= Y
6
= A B Y
5
= Y
7
= A B
Gambar 3.24. Soal Bab 2 Nomor 7
Y
5
= A. B. A A. B. B
Y
5
= A. B. A + A. B. B Hukum de Morgan AND ke OR
Y
5
= A + BA + A + BB Hukum de Morgan OR ke AND
Y
5
= A. A + A. B + A. B + B. B Hukum Distributif
Y
5
= 0 + A. B + A. B +0 Hukum Komplemen
Y
5
= A. B + A. B Hukum Penjalinan Dg Tetapan
Y
5
= Y
7
= A B
Bila persamaan Y
4
= Y
6
dan Y
5
= Y
7
akan dimasukkan dalam peta karnaugh 3
atau 4 ubahan seperti ditunjukkan pada gambar 3.23

10. Contoh Untai Komparator 2 Bit

Tabel 3.3 Komparator 2 Bit
No
Bilangan Biner Outut
A
1
A
0
B
1
B
0
G R Coba isi sendiri
0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 1
3 0 0 1 1 1
4 0 1 0 0 1
5 0 1 0 1
6 0 1 1 0 1
7 0 1 1 1 1
8 1 0 0 0 1
9 1 0 0 1 1
10 1 0 1 0
11 1 0 1 1 1
12 1 1 0 0 1
13 1 1 0 1 1
14 1 1 1 0 1
15 1 1 1 1
44



Rancangkanlah suatu rangkaian yang mampu membandingkan 2 buah masukan
biner 2 Bit yang mampu memberi sinyal bahwa masukan pertama lebih besar akan
menyalakan lampu hijau (G) atau lebih kecil akan menyalakan lampu merah (R) dari
masukan kedua. Dan bila kedua input sama kedua lampu tidak menyala. Untuk
mewujudkan untai dibuat persamaan :
G = 1 Hanya bila A
1
A
0
> B
1
B
0

R = 1 Hanya bila A
1
A
0
< B
1
B
0


1

1

1

14

1

6 2
15

0

11 7 3

0

9 13 1
8 12 4

0

0

G=1 R=1
Gambar 3.25. Maxterm Komparator 2 Bit

1

1

1

1

1

1 1

0

1 1 1

0

1 1 1
1 1 1

0

0

G=1 R=1
Gambar 3.26. Komparator 2 Bit
Syarat G = 1 dan R = 1 dimasukkan kedalam tabel 3.3 dengan ubahan
A
1
, A
0
, B
1
, B
0
kemudian hasil pengamatan yang memenuhi syarat dimasukkan dalam peta
K 4 ubahan dengan perubahan A
1
, A
0
, B
1
, B
0

G = M
8,9,12,13
+ M
4,12
+ M
12,14

R = M
2,3.6,7
+ M
1,3
+ M
3,11

G = A
1
. B
1
+A
0
. B
1
. B
0
+ A
1
. A
0
. B
0

R = A
1
. B
1
+A
1
. A
0
. B
0
+ A
0
. B
1
. B
0

45


Jika persamaan G = A
1
. B
1
+ A
0
. B
1
. B
0
+ A
1
. A
0
. B
0
akan direalisasikan hanya
dengan gerbang NOR saja diperlukan ubahan menggunakan hukum deMorgan gerbang
AND menjadi OR sebagai berikut . = + sebagai berikut :
G = A
1
. B
1
+A
0
. B
1
. B
0
+ A
1
. A
0
. B
0

G
1
= G digunakan gerbang NOR sebagai pengganti untai G
G
1
= A
1
+ B
1
+ A
0
. B
1
+ B
0
+ A
1
. A
0
+ B
0

G
1
= A
1
+ B
1
+ A
0
+ B
1
+B
0
+ A
1
+ A
0
+ B
0

G
1
= A
1
+ B
1
+ A
0
+ B
1
+ B
0
+ A
1
+A
0
+ B
0


Gambar 3.27. Untai Komparator 2 Bit Untuk G=1
Nyala led G atau G, keduanya akan nyala bila A
1
A
0
> B
1
B
0
atau padam bila
A
1
A
0
< B
1
B
0

G didesain sesuai gerbang
G' Didesain dari gerbang NOR
B0
B1
A0
A1
5V
0V
5V
5V
G'
G
46



Gambar 3.28. Untai Komparator 2 Bit Untuk R=1
Jika persamaan R = A
1
. B
1
+ A
1
. A
0
. B
0
+A
0
. B
1
. B
0
dapat di -bentuk hanya
dengan gerbang NAND saja, maka diperlukan ubahan menggunakan hukum deMorgan
alih gerbang OR menjadi AND sebagai berikut + = .
R = A
1
. B
1
+A
1
. A
0
. B
0
+ A
0
. B
1
. B
0

R = R
1
digunakan gerbang NAND sebagai pengganti untai R
R
1
= A
1
. B
1
. A
1
. A
0
. B
0
+ A
0
. B
1
. B
0

R
1
= A
1
. B
1
. A
1
. A
0
. B
0
. A
0
. B
1
. B
0

Gambar 3.26 komparator 2 bit A
1
A
0
> B
1
B
0
didesain menggunakan gerbang
NOR, sedang gambar 3.27 komparator 2 bit A
1
A
0
< B
1
B
0
didesain menggunakan
gerbang NAND bila menggunakan IC 7400 yang berisi 4 gerbang
NAND rancangan gambar 3.26 memerlukan 3 buah IC7400.
Gambar 3.29. IC 7400
R' didesain dengan gerbang NAND
R didesain sesuai gerbang
B0
B1
A0
A1
5V
5V
5V
0V
R'
R
47


Selalu menjadi pertanyaan bagi perancang, mengenai kecepatan merespond
sinyal jika diperlukan langkah yang panjang untuk sampai ke output. Sebagai contoh R
dan G. Maka wajar ada keterlambatan penyelesaian jika untai menjadi panjang. Selain
pertimbangan kecepatan respon, perancang juga mempertimbang beban output untai
sebelumnya, terhadap pemberi masukan pada input untai berikutnya kelebihan beban
(over load) akan menjadikan kinerja gerbangnya terganggu. Tetapi pada buku ini tidak
akan membahas keterlambatan respond an over load karena untai yang dibahas terbatas.

SOAL LATIHAN :
1. Apakah nilai bilangan desimal pada peta karnaugh berikut akan berubah jika ubahan
dipertukarkan :

A






B

C 5 7 2 1 A
4 6 3 0
B C

2. Apakah nilai bilangan desimal pada peta karnaugh berikut jika nilai D sebagai MSB
sedang A sebagai LSB :

A
MSB

A
LSB

C
10 14 6 2

C

11 15 7 3
D
LSB

D
MSB
9 13 5 1
8 12 4 0
B B

3. Isikan nilai bilangan desimal pada peta karnaugh A(MSB) dan D(LSB) posisinya
diubah. Apakah jarak antar sel masih simetris
A A
C
10 14 6 2

C

11 15 7 3
D

D
9 13 5 1
8 12 4 0
B B
48



4. Sederhanakan persamaan dalam peta karnaugh 3 ubahan berikut :

A






A

C
1 1
C 1

1 1
1
B B


A






A

C
1 1
C 1 1

1 1
1 1
B B


A






A

C
1 1
C 1 1 1 1

1 1
1
B B

5. Sederhanakan persamaan dalam peta karnaugh 3 ubahan berikut :

A A
C
1 1

C
1 1
1 1
D
1 1
D
1 1 1 1
1 1 1 1
B B

A A
C
1 1 1

C
1 1 1
1 1 1
D
1 1 1
D
1 1 1 1 1 1
1 1 1 1 1 1
B B

49


A A
C
1 1 1 1

C
1 1 1 1
1 1 1 1
D
1 1 1 1
D
1 1 1 1
1 1 1 1
B B
6. Ada berapa sel peta karnaugh 4 ubahan pada persamaan berikut dan buatlah
kesimpulan hasil uji saudara :
a.
1
=
b.
2
= .
c.
3
= . .
d.
4
= . . .
e.
5
= . + . + . +. + . + .
7. Buat persamaan Y = A. B. C menggunakan NAND 2 input
8. Buat persamaan Y = A. B. C menggunakan NOR 2 input
9. Buat persamaan Y = A + B +C menggunakan NAND 2 input
10. Buat persamaan Y = A + B +C menggunakan NOR 2 input
11. Masukkan dalam peta karnaugh dan jika mungkin Sederhanakan dan Realisasikan
dengan gerbang NAND
a. Y
1
= A B D
b. Y
2
= AB + CD C
c. Y
3
= A. B + A. B. C D
d. Y
4
= A. B. C +A. B. C + AD
e. Y
5
= A +BD C
12. Ubahlah untai gambar 3.25 dengan gerbang NAND
13. Ubahlah untai gambar 3.26 dengan gerbang NOR
14. Buatlah desain kontrol pompa air, ketika permukaan tandon air maksimum pompa
air padam, sedang ketika permukaan air kritis pompa air menyala sampai permukaan
air penuh. Gunakan sifat benda pengapung yang dihubungkan dengan sakelar tarik
yang jika menerima beban ON dan gerbang NAND atau NOR.
15. Buatlah tabel kebenaran ketidak samaan dari
0

2

0

2
dan realisasikan
dengan gerbang NAND saja atau NOR saja.
50


16. Buatlah tabel kebenaran kesamaan dari
0

2
=
0

2
dan realisasikan dengan
gerbang NAND saja atau NOR saja.
17. Nyatakan animasi soal nomor 15 dan 16
18. Ujilah Rangkaian berikut menggunakan
a. Anmasi
b. Persamaan Boole








A3
B3
B2
A1
A2
A0
B0
B1
B1
B0
A0
A2
A1
B2
B3
A3
B1
B0
A0
A2
A1
B2
B3
A3
0V
0V
0V
0V
0V
0V
0V
0V
0V
0V
5V
0V
0V
0V
0V
5V
5V
0V
0V
5V
0V
0V
0V
0V
A<B
A=B
A>B
51







BAB 4
ARITMATIKA BOOLE

9. Penjumlah Tanggung (HA) :
Tentu di sekolah dasar telah mengenal cara mengopersikan
penjumlahan dan perkalian angka desimal 8 + 9 = 17 yang dapat dilakukan
dengan cara :
9 A
0

+

8
+B
0

1

7
C
0

0


Tabel 4.1. Penjumlahan Desimal :
No
INPUT OUTPUT Harap Dibaca
A
0
+ B
0
= C
0

0

A
0
B
0
C
0

0

1 8 9 1 7 8 + 9 = 17
10

2 6 8 1 4 6 + 8 = 14
10

3 4 5 0 9 4 + 5 = 9
10

52


4 2 6 0 8 2 + 6 = 8
10


Keterangan : indek 10 dibelakang kurung sebagi tanda desimal

Aturan penjumlah tanggung (Half Adder) mengikuti tabel 4.1 dan tabel 4.2
ubahan yang dijumlahkan A
0
+ B
0

dengan penjumlahan hasil C
0

0
yang terdiri dari
jumlahan
0
(sum) bawaan keluar C
0
(Carry Out) dan yang secara keseluruhan ditulis
C
0

0
, Besarnya nilai ubahan A
0
dan B
0
pada tabel 4.1 dapat berharga 0, 1, 2, 3, 4, 5, 6,
7, 8, 9 tetapi besarnya ubahan bawaan dapat berharga 0 bila
0
< 9 dan akan berharga
1 bila
0
> 9
Tabel 4.2 penjumlahan biner hanya mengenal nilai 1 atau 0, ubahan yang
dijumlahkan A
0
+ B
0

diperoleh hasil C
0

0
yang terdiri dari jumlahan
0
(sum) dan
bawaan keluar C
0
(Carry Out) dan secara keseluruhan ditulis C
0

0
, Besarnya nilai
ubahan A
0
dan B
0
dapat berharga 0 atau 1 Sedang hasil nilai ubahan bawaan C
0
dapat
berharga 0 atau 1 hanya bila nilai output jumlahan
0
> 1 atau minimal
0
= 1 + 1
Tabel 4.2. Penjumlahan Tanggung Bilangan Biner :

No
INPUT OUTPUT Keterangan
A
0
+ B
0
= C
0

0
A
0
B
0
C
0

0

2
0
2
0
2
1
2
0

A
0
2
0
+ B
0
2
0

=
0
2
1
+
0
2
0

0 0 0 0 0 0 + 0 = 00
2

1 0 1 0 1 0 + 1 = 01
2

2 1 0 0 1 1 + 0 = 01
2

3 1 1 1 0 1 + 1 = 10
2


53


Keterangan : indek 2 dibelakang kurung sebagi tanda biner
0 + 0 = 00
2
dibaca 00 = 0 2
1
+ 0 2
0

2
= 0
10

0 + 1 = 01
2
dibaca 01 = 0 2
1
+ 1 2
0

2
= 1
10

1 + 0 = 01
2
dibaca 01 = 0 2
1
+ 1 2
0

2
= 1
10

1 + 1 = 10
2
dibaca 10 = 1 2
1
+ 0 2
0

2
= 2
10

Berdasarkan tabel kebenaran 4.2 maka persamaan untuk

0
= A
0
B
0
lihat soal BAB I No 7

0
= A
0
. B
0
+A
0
. B
0

0
= A
0
. B
0
. A
0
. B
0

C
0
= A
0
. B
0

Bila untai penjumlah tanggung diwujudkan dalam dengan gerbang NAND, maka

0
= A
0
B
0
harus diubah bentuknya dengan de Morgan (lihat BAB I soal No 1) hingga
untai menjadi seperti gambar 4.1.


Gambar 4.1 Penjumlah Tanggung (HA)

10. Penjumlah Penuh (FA) :
Ao
Bo
5V
0V
Co
So

0

54


Menjumlahkan bilangan desimal 8 + 9 = 17
10
berikut cara menjumlahkan
bilangan desimal 28 + 39 = 67
10
. Angka 6 diperoleh dari penjumlahan 1 + 2 + 3 =
6

10
. Nilai 1
10
berasal dari C
0
penjumlahan 8 + 9 = 17
10

Kalau pada penjumlah tanggung hanya menjumlahkan 2 ubahan ialah A
0
dan B
0

dengan aturan A
0
+ B
0
= C
0

0
maka pada penjumlah penuh atau Full Adder (FA)
mampu menjumlah 3 ubahan ialah A
1
, B
1
dan C
i
dengan C
0
sebagai hasil penjumlah
tanggung menjadi C
i
sebagai masukan bits jumlahan berikutnya sehingga menjadi
bentuk jumlahan A
1
+ B
1
+ C
i
= C
1

0

HA C
0
menjadi C
i
Pada penjumlah penuh (FA)
C
i

A
0
A
1
A
0

+ B
0
+ B
1
B
0

C
0

0
C
01

1

0


Tabel kebenaran persamaan C
1

0
untuk penjumlah biner, mempunyai nilai
harap untuk
i
C sebesar 0 atau 1. Maka jika tabel 4.2 diubah untuk penjumlah penuh
menjadi tabel 4.3 :
Tabel 4.3. Penjumlahan Penuh Bilangan Biner :
No
INPUT OUTPUT Keterangan
A
1
B
1
C
i
C
01

1

A
1
+ B
1
+ C
i
= C
01

1

2
0
2
0
2
0
2
1
2
0

A
1
2
0
+ B
1
2
0
+C
I
2
0

= C
01
2
1
+
1
2
0

0 0 0 0 0 0 + 0 + 0 = 00
2

1 0 0 1 1 0 + 1 + 0 = 01
2

2 0 1 0 1 1 + 0 + 0 = 01
2

3 0 1 1 1 0 1 + 1 + 0 = 10
2

4 1 0 0 1 0 + 0 + 1 = 01
2

55


5 1 0 1 1 0 0 + 1 + 1 = 10
2

6 1 1 0 1 0 1 + 0 + 1 = 10
2

7 1 1 1 1 1 1 + 1 + 1 = 11
2


Berdasarkan tabel 4.3, dapat ditemukan bahwa :
A
1





A
1

C
i
1 1 C
i
1 1 1
1 1 1
B
1
B
1


1
C
01


Gambar 4.2 Peta Karnaugh FA

1
= C
I
A
1
. B
1
+A
1
. B
1
+C
I
(A
1
. B
1
+A
1
. B
1
)

1
= C
I
A
1
B
1
+ C
I
(A
1
B
1
)

1
= C
I
(A
1
B
1
)
C
01
= A
1
. B
1
+C
i
(A
1
. B
1
+ A
1
. B
1
)
C
01
= A
1
. B
1
+C
i
(A
1
B
1
)

56



Gambar 4.3 Penjumlah Penuh (FA)
Berdasarkan persamaan C
01
= A
1
. B
1
+ C
i
(A
1
B
1
) dapat dicermati bahwa
A
1
. B
1
merupakan hasil penjumlah tanggung (HA) pertama dengan input A
1
dan B
1

dengan hasil C
0
= A
1
. B
1

Sedang C
i
(A
1
B
1
) merupakan hasil HA kedua dengan input C
i
dan
0
yang
diambil dari HA pertama. SElanjutnya HA kedua mempunyai output sum
1
dan output
bawaan C
01
yang merupakan olahan input C
i
dan (A
1
B
1
), dengan persamaan

1
= C
i
(A
1
B
1
) dan C
i
(A
1
B
1
).
Penambahan gerbang OR sebagai penggabung A
1
. B
1
output bawaan HA
pertama dan C
i
(A
1
B
1
) output sum HA kedua, hingga menjadi bentuk C
01
= A
1
. B
1
+
C
i
(A
1
B
1
). Maka dapat disimpul kan bahwa FA dapat disusun dari 2 buah HA dan 1
buah gerbang OR.
Bo
Ao
HA2
Ci
So
HA1
Co
HA1
FA
Co
HA2
0V
5V
5V
Co
So
C
01

1

57


Berdasarkan hukum pembalikan 2 kali = , maka gambar 4.3 dapat
disederhanakan menjadi gambar 4.4, sedang bentuk blok diagram HA dan FA seperti
disajikan pada gambar 4.5 .


Gambar 4.4. Diagram FA

Gambar 4.5. Diagram IC HA dan FA
11. Untai Penjumlah 2 BIT dan IC 4008 :

HA2
Ci
FA
Ao
Bo
0V
5V
5V
So
Co

1
= C
i
(A
1
B
1
)
C
01
= A
1
. B
1
+C
i
(A
1
B
1
)

0
= A
0
B
0

C
i
= A
0
. B
0

58


Gambar 4.6 Untai Penjumlah Penuh 2 Bit
HA Bit 0 Menjumlahkan bit pertama A
0
+ B
0
= C
0
.
0
nilai C
0
sebesar 1 atau
0, sedang FA Bit 1 menjumlahkan bit kedua dan C
0
ialah C
0
+A
1
+ B
1
= C
01
.
1

Penampilan yang dibaca sebagai hasil dari penjumlahan 2 bit ialah C
01
.
1
.
0
yang
masih merupakan kode biner bukan kode desimal, untuk mengubah kode biner ke
desimal diperlukan perangkat IC Binari Code Decimal (BCD) dan penampil desimal ialah
segmen 7.

Gambar 4.7 Untai Penjumlah Penuh 4 Bit

Gambar 4.8 Untai Penjumlah Penuh 8 Bit

Bo B1 B2 B3
Ao A1 A3 A2
Desimal 11
Desimal 10
Desimal 21
0V 5V
0V 5V
0V 5V
5V 5V
Co
S3
S2
S1
So
4008
A3
A2
A1
A0
B3
B2
B1
B0
CIN
S0
S1
S2
S3
COUT
B7
B6
B5
B4
B3
B2
B1
B0
A7
A6
A5
A4
A3
A2
A1
A0
Co
S8
S7
S6
S5
S4
S3
S1
S0
4008
A3
A2
A1
A0
B3
B2
B1
B0
CIN
S0
S1
S2
S3
COUT
4008
A3
A2
A1
A0
B3
B2
B1
B0
CIN
S0
S1
S2
S3
COUT
0V
0V
0V
0V
0V
0V
0V
0V
0V
0V
0V
0V
0V
0V
0V
0V
59


1 0 1 1
2
A
3
A
2
A
1
A
0

+ 1 0 1 0
2
+ B
3
B
2
B
1
B
0

1 0 1 0 1
2
C
03

3

2

1

0

Fungsi C
in
gambar 4.7 digunakan untuk meningkatkan IC menjadi penjumlah 8
bit dengan cara memasukkan nilai C
0
IC ke 1 pada C
in
IC ke 2, sedang C
0
IC ke 2
bermakna sebagai C
o
2
8
seperti gambar 4.8 penjumlah 8 bit.

4. Pengurang Biner :
Bilangan negatif merupakan bilangan degan bobot di bawah nol.
Untuk perhitungan negatif biner tidak dapat dimunculkan dengan cara
tegangan negatif, maka untuk memunculkan negatif biner dilakukan
dengan cara menulis komplemennya (NOT). Misal 6
10
= 0110
2
bila
ditulis dapam komplemen maka nilai 1 diganti dengan 0 dan 0 dengan 1,
maka 6
10
= 1001

notasi c sebagai tanda komplemen biner. Kaidah

untuk pengurangan biner adalah :
Pengurang diubah menjadi komplemenya, kemudian dijumlah -kan dengan
yang dikurangi
Jika pada penjumlahan bit terakhir (MSB), menghasilkan C
0
= 1 maka hasil
pengurangan merupakan bilangan positif. Hasil pengurangan merupakan
penjumlahan C
0
= 1 dengan bit paling kecil (LSB) hasil penjumlahan
komplemen.
Jika pada penjumlahan komplemen bit terakhir (MSB), menghasilkan C
0
= 0
maka hasil pengurangan adalah bilangan negatif. Hasil pengurangan
merupakan komplenen dari hasil penjumlahan komplemen tersebut.
Contoh pengurangan yang menghasilkan bilangan positif 9 5 = +4
10

9
10
1001
2
1001
2

+ 5
10
0101
2
+ 1010
C

+ 4
10
1 0011
2

+ 1
2

+ 100
2

Contoh pengurangan yang menghasilkan bilangan negatif 5 9 = 4
10

5
10
0101
2
1001
2

60


+ 9
10
1001
2
+ 0110
C

4
10
0 1011
2

C
0100
2

Langkah umum untuk mengurangkan bilangan biner 2 bit dengan cara
menjumlahkan adalah :

1
.
0

2

1
.
0

2


1
.
0

2

+
1
.
0

2

Bila

01
= 1

01

1

0

1

0

+ C
01

Hasil bilangan Positip
1

1
.
0

2

1
.
0

2


1
.
0

2

+
1
.
0

2

Bila
C
01
= 0

01

1

0

1

0

C


Hasil bilangan negatip

Pada gambar 4.9 dan 4.10 fungsi relay untuk mengfungsikan ground sehingga
mengaktifkan LED Negatip jika C
0
= 0 sehingga IC4008 berfungsi sebagai pengurang
dengan cara menjumlah-kan bilangan biner A
3
A
2
A
1
A
0
+ B
3
B
2
B
1
B
0
yang ber-
output
3.

2.

1
.
0
akan di NOT menjadi
3.

2.

1
.
0
yang terbaca sebaggai
bilangan negatip
3

0

LED Positip jika C
0
= 1 maka IC4008 yang berfungsi sebagai pengurang dengan
cara menjumlahkan bilangan biner A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
, LED output

0
akan
61



Gambar 4.9 Untai Pengurang 14 5 = +9
10


Gambar 4.10 Untai Pengurang 5 14 = 9
10


padam karena tidak dihubungkan dengan ground oleh relay, tetapi akan diolah oleh
adder kedua dalam bentuk penjumlahan

0
+ 000
0
=
3+

2+

1+

0+
ialah sebagai bentuk bilangan biner
positip.
+
+
+
+
Bo B1 B2 B3
A2 A3 A1 Ao
-
-
-
-
Desimal 14
Desimal 5
Desimal -9
POSITIP
Co=1
5V 0V
5V 0V
5V 5V
0V 5V
relay
S3
S2
S1
So
4
0
0
8
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
C
I
N
S
0
S
1
S
2
S
3
C
O
U
T
Co
S3
S2
S1
So
4008
A3
A2
A1
A0
B3
B2
B1
B0
CIN
S0
S1
S2
S3
COUT
+
+
+
+
Bo B1 B2 B3
A2 A3 A1 Ao
-
-
-
-
Desimal 14
Desimal 5
Desimal -9
POSITIP
Co=0
5V 5V
0V 5V
5V 0V
5V 0V
relay
S3
S2
S1
So
4
0
0
8
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
C
I
N
S
0
S
1
S
2
S
3
C
O
U
T
Co
S3
S2
S1
So
4008
A3
A2
A1
A0
B3
B2
B1
B0
CIN
S0
S1
S2
S3
COUT
62



5. Penjumlah Dan Pengurang Berbasis 16
Kolom 6 tabel 4.4 dapat diselesaikan menggunakan kaidah
penjumlahan FA dengan input B
0
= C
i
b
0
Maka :
C
i
= 0
A
+b
C
i
= 0
jumlahan pada
bit 1 sebagai
HA
A +B
0
9
10
1001 1001
+14
10
1110 B
0
= C
i
b
0
+
1110
+ 23
10
Hasil
penjumlahan
biner
10111

C
i
= 0
A
+b
C
i
= 0
jumlahan pada
bit 1 sebagai
HA
A +B
0
14
10
1110 1110
+9
10
1001 B
0
= C
i
b
0
+
1001
+ 23
10
Hasil
penjumlahan
biner
10111

63



Gambar 4.11 Untai Penjumlah dan Pengurang

Tabel 4.4. Penjumlah dan Pengurang Gambar 4.11
N
o
In
pu
t
Output
Jumla
han
K
o
l
o
m
5

-

1
6
A b C
i
= 0
C
i
= 1
A
+b
A
b
(
1
)
(
2
)
(
3
)
(
4
)
(
5
)
(
6
)
(
7
)
(
8
)
1 9 1
4
2
3
1
1
2
3
-5 11-16
2 1
4
9 2
3
2
1
2
3
+
5
2
1
-
1
6

3 7 1
5
2
2
8 2
2
-
8
8
-
1
2
1
4
8
16
A2 A3 A1 Ao Ci
bo b1 b2
b3
5V 5V
0V 5V 0V 5V
5V 0V 0V
Co
S3
S2
S1
So
4008
A3
A2
A1
A0
B3
B2
B1
B0
CIN
S0
S1
S2
S3
COUT
64


6
4 1
5
7 2
2
2
4
2
2
+
8
2
4
-
1
6

5 6 1
0
1
6
1
2
1
6
-
4
1
2
-
1
6
6 1
0
6 1
6
2
0
1
6
+
4
2
0
-
1
6

Kolom 8 tabel 4.4 dapat diselesaikan menggunakan kaidah
penjumlahan FA dengan input A
0
dan B
0
= C
i
b
0
. Kemudian hasilnya
dihitung menggunakan kaidah mengurangkan menggunakan penjumlahan
komplemen 16
C
ialah 1000
2
menjadi bentuk komplemen 00001
C

C
i
= 1
A
+b
C
i
= 1
jumlahan pada
bit 1 sebagai
FA
A +B
1
9
10
1001 1001
14
10
1110 B
0
= C
i
b
0
+0001
5
10
01011
Complemen 16
01111
Hasil

= 0
011010
Komplemen
Hasil bilangan
-5
-
00101
C
i
= 1
A
+b
C
i
= 1
jumlahan pada
bit 1 sebagai
FA
A +B
1
14
10
1110 1110
65


9
10
1001 B
0
= C
i
b
0
+0110
+ 5
10
10101
Complemen 16 01111
Hasil

= 1 100100
Pindahkan
1dan
jumlahkan
bilangan +5
1
+101
Kesimpulan :
Rangkaian gambar 4.11
a. Ketika C
i
= 0 berlaku sebagai rangkaian penjumlah biner.
b. Ketika C
i
= 1 berlaku sebagai pengurang biner tetapi nilai output biner dibaca
secara desimal kemudian dikurangi 16
10



6. Perkalian Biner :
Langkah untuk menghitung suatu hasil perkalian 2 bilangan dapat dilakukan
degan cara sebagai berikut :
Perkalian Perkalian Biner
234
10

2

1

0

56
10

1

0

1.404
10

2

0

1

0

0

0

+ 1.170
10
+
2

1

1

1

0

13.104
10

3

3

2

1

0

0


Untuk mewujudkan untai perkalian 3 bit x 2 bit bilangan biner
2

0
=
3

3

2

0
menggunakan gerbang AND dan untai penjumlah,
dengan penjelasan sebagai berikut :
6 buah gerbang AND untuk menghitung perkalian :
66

0

0
=
2

0

1

0

0

0

0
=
2

1

1

1

0

1

1 buah gerbang HAuntuk menghitung penjumlahan

0
+
0

1
=
1

1

1 buah gerbang FA untuk menghitung penjumlahan

0
+
1

1
+
1
=
2

2

1 buah gerbang HAuntuk menghitung penjumlahan
A
2
B
0
+ C
O2
= C
O3

3

Hasil penampilan diwujudkan dengan nyala atau padamnya 5 display

3

3
(
2
)(
1
)
0

0
sebagai bentuk LSB bilangan biner
0

0
dan
seterusnya hingga MSB display C
O3


Gambar 4.12 Untai Perkalian Biner 3 x 2 Bit

7. Seven Segment
A2B1
A0B1
A1B1
A2B0
A1B0
A0B0
B0
B1
A2 A1Ao
3
Desimal 21
Desimal 7x3
5V
5V
5V
5V 5V
Co S3 S2
S1 So
4008
A3
A2
A1
A0
B3
B2
B1
B0
CIN
S0
S1
S2
S3
COUT

3

3

2

1

0

67


Seven segmen mempunyai input biner (abcdefg) 7 bit LED yang disusun dalam
bentuk angka 8 desimal bila semua LED nyala. Bila LED ke 7 ialah (g) padam akan
membentuk angka 0 desimal, urutan susunan dimulai dari atas (a) berputar searah
jarum jam menuju (f) dan (g) pembentuk angka 8.
Gambar 4.12 LED 7 segment disusun sedemikian ada yang menggunakan pola
ground bersama atau positip bersama sebagai komplemennya. Misal angka desimal 3
dibentuk jika hanya LED (e) dan (f) padam pada sistem ground bersama, maka akan
membentuk angka desimal 1 disebabkan LED (e) dan (f) nyala pada susunan positip
bersama. Tetapi jika LED (e) dan (f) nyala pada susunan ground bersama, maka (e) dan
(f) padam pada susunan positip bersama, sehingga membentuk angka 3 desimal.




Gambar 4.13 IC Segmen 7

Karena kebiasaan, orang akan susuh membaca angka biner dibandingkan
membaca angka decimal, maka disusun IC alih kode biner kedesimal yang disebut
dengan Biranry Code Desimal (BCD) yang berimput 4 bit ialah
3

0
diubah
menjadi ber output 7 bit sebagai peggerak angka decimal 0
10
sampai 9
10
.
a
b
c
d
e
f
g
h
8 7 6 5 4 3 2 1
1
8
7
6
5
4
3
2
1
8 7 6 5 4 3 2 1
abcdefg.
V+
abcdefg.
Gnd
a
b
c
d
e
f
g
h
8 7 6 5 4 3 2 1
1
8
7
6
5
4
3
2
1
8 7 6 5 4 3 2 1
abcdefg.
V+
abcdefg.
Gnd
68


Tabel 4.5 adalah tabel kebenaran nyala LED untuk membentuk bilangan desimal.
LED berlogika 1 akan menyala membentuk sinyal angka desimal.
Misal gambar 4.14 angka desimal (9)
10
dipresentasikan oleh LED (a-c-d-f-g) yang
menyala karena kendali input BCD ialah
3

0
berlogika biner (1001)
2
. Sedang
angka desimal (8)
10
dipresentasikan oleh LED (a-c-d-e-f-g) yang menyala karena kendali
input BCD ialah
3

0
berlogika biner (1000)
2
.


Gambar 4.14 IC BCD
Tabel 4.5 Nyala LED Segmen 7
D
I
S
P
L
A
Y

INPUT / OUTPUT IC 74LS47
INPUT BINER NYALA LED SEGMEN 7

3

2

1

0
a b c D e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 0
3 0 0 1 1 1 1 1 1 0 0 1
MSB LSB MSB LSB
MSB LSB
0V
0V 0V
0V 0V
0V 0V
5V 5V
0V 0V
5V
abcdefg.
V+
7
4
L
S
4
7
A
3
A
2
A
1
A
0
t
e
s
t
R
B
I
gfedcba
R
B
O
abcdefg.
V+
7
4
L
S
4
7
A
3
A
2
A
1
A
0
t
e
s
t
R
B
I
gfedcba
R
B
O
abcdefg.
V+
7
4
L
S
4
7
A
3
A
2
A
1
A
0
t
e
s
t
R
B
I
gfedcba
R
B
O
69


4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 0 0 1 1 1 1 1
7 0 1 1 1 1 1 1 1 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 0 0 1 1

Beragam nyala LED ditentukan oleh desain angka, gambar 4.14 menunjukkan 2
model angka (6)
10
dan (9)
10
yang berbeda yang ditampilkan oleh IC 7447 dan IC 7446.
Saat ini model penampilan angka desimal lebih lembut tidak patah-patah.
Tabel 4.5 model penampilan angka desimal IC 7446, maka untuk menentukan
tabel kebenaran IC 7446 hanya mengubah nyala LED a dan d saja sepeti tabel 4.6.
Tabel 4.6 Tbel Kebenaran IC 4546
D
I
S
P
L
A
Y

INPUT / OUTPUT IC 74LS46
INPUT BINER NYALA LED SEGMEN 7

3

2

1

0
a b c d e f g
6 0 1 1 0 1 0 1 1 1 1 1
9 1 0 0 1 1 1 1 1 0 1 1


Gambar 4.15 Model penampilan Angka Desimal

70


8. Mengubah Kode Desimal ke Biner
Tabel 4.7 Pengubah Desimal Ke Biner
INPUT
DESIMAL
OUTPUT BINER
2
3
2
2
2
1
2
0

0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
71



Gambar 4.16 Mengubah Desimal ke Biner
Berdasarkan tabel 4.7 maka penampil biner berupa gerbang NAND yang
mempunyai watak sebagi berikut :
Output gerbang NAND 2
0
berinput desimal 1, 3, 5, 7 dan 9
Output gerbang NAND 2
1
berinput desimal 2, 3, 6, 7
Output gerbang NAND 2
2
berinput desimal 4, 5, 6, 7
Output gerbang NAND 2
3
berinput desimal 8, 9
Gambar 4.16 contoh mengubah bilangan desimal 5
10
menjadi bilangan biner
0101
2


D
C B
A
0
1
2
3
4
5
6
7
8
9
0V
0V
0V
0V
5V
0V
0V
0V
0V
0V
8 4 1 2
abcdefg.
Gnd
abcdefg.
Gnd
abcdefg.
Gnd
abcdefg.
Gnd
abcdefg.
Gnd
abcdefg.
Gnd
abcdefg.
Gnd
abcdefg.
Gnd
abcdefg.
Gnd
abcdefg.
Gnd
72



SOAL LATIHAN :

1. Buatlah untai HA dengan gerbang NOR
2. Buatlah untai FA dengan gerbang NOR
3. Jumlahkan secara biner bilangan desimal berikut:
a. 8 + 6 = d. 12 + 13 =
b. 7 + 4 = e. 15 + 12 =
c. 9 + 5 = f. 14 + 13 =
4. Kurangkan secara biner desimal berikut :
a. 9 3 = d. 3 12 =
b. 7 4 = e. 4 14 =
c. 7 6 = f. 7 13 =
5. Bilangan decimal 6
10
dapat ditulis 4
10
huruf c sebagai simbul komplemen 10.
Gunakan logika pengurangan se cara penjumlahan bilangan decimal soal nomor 4.
6. Kalikan secara biner desimal berikut:
a. 9 x 3 = d. 3 x 12 =
b. 7 x 4 = e. 4 x 14 =
c. 7 x 6 = f. 7 x 13 =
7. Berapa jumlah FA yang diperlukan untuk menghitung bilangan biner : 1011 + 0011 =
1111
8. Berapa jumlah FA pada IC 74LS83A ? Jelaskan!
9. Perhatikan penjumlahan berikut:
a. Berapa hasil penjumlahan 101 + 111 + 1101 =
10. Dapatkah untai penjumlahan 101 + 111 + 1101 dirakit dengan 3 buah IC 74LS83A
cMungkinkah membuat untai pengurang 4 bit dengan IC 74LS83A dan gerbang
NAND secukupnya? Jelaskan desainnya.
11. Mungkinkah membuat untai perkalian 3 bit x 2 bit dengan gerbang NAND
secukupnya dan IC 74LS83A? Jelaskan desainnya
12. Mungkinkah membuat rangkaian perkalian 2 bit x 1 bit hanya dengan FA saja ?
73







BAB 5
PENCACAH SINKRON

9. Pendahuluan
Pencacah adalah sekelompok flip-flop yang disusun sedemikian untuk
menunjukkan cacah pulsa total yang diumpankan pada input atau sebuah register yang
mampu menghitung jumlah pulsa detak yang masuk melalui input detakannya.
Secara garis besar pengertian dari pencacah atau counter adalah peranti untuk
mencacah atau menghitung jumlah pulsa yang masuk melalui inputnya. Peranti ini
terdiri dari satu atau lebih flip-flop yang dirangkai sedemikian rupa sehingga setiap pulsa
masukan akan menambah cacahan.
Rangkaian pencacah dipergunakan untuk melakukan pencacahan pulsa. Hasil
cacahan pada output ditunjukkan dengan nilai logika 0 dan 1. Dengan demikian hasil
cacahan dapat dibaca dalam bilangan biner, namun dapat juga dikonversikan ke
desimal. Cara paling sederhana untuk mencacah pulsa adalah dengan menggunakan T
flip-flop. Output dari T flip-flop yaitu 0 atau 1 secara bergantian. Ini berarti bahwa T flip-
flop telah melakukan cacahan biner atau desimal paling rendah 0 dan paling tinggi 1.
Setelah mencapai cacahan terakhir 1, T flip-flop akan kembali ke cacahan 0. Setelah
74


melakukan cacahan terakhir, rangkaian pencacah secara otomatis akan kembali
melakukan cacahan yang pertama.
T flip-flop sebagai pencacahan yang dapat melakukan cacahan 0, 1; 0, 1; 0, 1; ...
Rangkaian T flip-flop memiliki kemampuan mencacah dua bit dengan cacahan tertinggi
1. Setelah cacahan tertinggi, rangkaian akan kembali ke cacahan 0 secara otomatis.
Pencacah T flip-flop disebut sebagai pencacah modulo 2.
Modulus suatu pencacah adalah jumlah hitungan yang dapat dicacah. Istilah
modulo kadang-kadang disingkat dengan mod, maka apabila dua buah pencacah
mod-2 dirangkai menjadi sebuah pencacah dapat melakukan pencacahan sebanyak
empat bilangan dengan cacahan tertinggi 3. Setelah cacahan 3, rangkaian akan kembali
ke 0 secara otomatis, kemudian naik hingga 3 dan kembali lagi ke 0. Secara periodik
rangkaian melakukan cacahan sebagai berikut : 0, 1, 2, 3; 0, 1, 2, 3; 0, 1, 2, 3; Pencacah
ini disebut pencacah modulo 4.







Gambar 5.1 Siklus pencacah Modulo 4

Gambar 5.1 dan 5.2 menyatakan diagram pencacahan dan diagram pulsa atau
diagram pewaktuan untuk pencacah modulo 4.
0
1
2
3
75


Pada gambar 5.2, A dan B adalah kondisi output dari flip-flop A dan flip-flop B.
Pembacaan hasil cacahan dilakukan dengan melihat nilai logika dari output flip-flop A
dan flip-flop B. Cara membaca dapat dipahami dengan menggunakan tabel 5.1.





AB (00) (01) (10) (11) (00) (01) (10) (11) cacahan biner
0 1 2 3 0 1 2 3 cacahan desimal
Gambar 5.2 Diagram Pulsa Rangkaian Pencacah Modulo 4

Tabel 5.1 Tabel Pencacahan Modulo 4
Pulsa A B
Pembacaan
Biner Bobot Desimal
0 0 0 0 0 0.2
1
+0. 2
0
0
1 0 1 0 1 0.2
1
+1. 2
0
1
2 1 0 1 0 1.2
1
+0. 2
0
2
3 1 1 1 1 1.2
1
+1. 2
0
3
0 0 0 0 0 0.2
1
+0. 2
0
0
1 0 1 0 1 0.2
1
+1. 2
0
1
2 1 0 1 0 1.2
1
+0. 2
0
2
B
A
76


3 1 1 1 1 1.2
1
+1. 2
0
3
0 0 0 0 0 0.2
1
+0. 2
0
0
1 0 1 0 1 0.2
1
+1. 2
0
1
2 1 0 1 0 1.2
1
+0. 2
0
2
3 1 1 1 1 1.2
1
+1. 2
0
3

Dengan pemahaman tentang pencacah modulo, maka rangkaian pencacah
dengan modulo n, akan melakukan cacahan 0 hingga (n-1) kemudian kembali ke 0 lagi
secara periodik.
Komponen utama penyusun pencacah digital adalah flip-flop yang dirangkai
dari gerbang logika, rangkaian pencacah pada umumnya dibangun dari RS Flip-flop, T
Flip-flop atau J-K Flip-flop sebagai komponen utama.

10. RS NAND Latch (Set-Reset Flip-flop)


Gambar 5.3 Perilaku NAND RS Latch
R
S S
R
R
S S
R
5V
5V
0V
5V
5V
0V
0V
0V
q
Q
q
Q
q
Q
q
Q
77


Q = S. Q dan Q = R. Q
Berdasarkan persamaan Q = 0. Q =1 dan Q = 0. Q = 1 maka logika kedua input
R dan S sama dengan 0 menyebabkan logika kedua output sama dengan 1, sehingga
menyalahi aturan logika bahwa Q = Q, maka pada tabel 5.2 pada kolom keterangan
dinyatakan terlarang
Tabel 5. 2 Perilku NAND RS Latch
No R S Q
Q
Keterangan
0 0 0 1 1 Terlarang
1 0 1 0 1 Reset
2 1 0 1 0 Set
3 1 1 1 0 Tetap (NC)
Berdasarkan persamaan Q = 0. Q =1, maka ketika logika input R = 1 dan S =
0 logika output Q = 1 dan Q, = 0 sehingga pada tabel 5.2 pada kolom keterangan
dinyatakan SET sebagai penjelasan output NAND RS Latch bekerja. Selanjutnya
karena SET terjadi pada saat S = 0 input diberi tanda not ialah S.
Menggunakan penalaran yang sama pada bentuk persamaan Q = 0. Q = 1 , maka
ketika logika input R = 0 dan S = 1 logika output Q = 0 dan Q, = 1 sehingga tabel 5.2
pada kolom keterangan dinyatakan RESET sebagai penjelasan bahwa output NAND
RS Latch direset ke 0. Selanjutnya karena SET terjadi pada saat R = 0 input diberi tanda
not ialah R.
Sedang bila Q = 1. Q = Q = Q dan Q = 1. Q = Q , maka ketika input R =
1 dan S = 1 logika NAND RS Latch tetap pada kondisi Q dan Q sebelumnya ialah tetap
1 dan 0, sehingga tabel 5.2 pada kolom keterangan dinyatakan TETAP atau disingkat
NC sebagai kepanjangan No Change sebagai penjelasan bahwa output NAND RS Latch
tetap pada logika sebelumnya. Kondisi tetap atau tidak berubah menunjukkan bahwa
NAND RS Latch dapat berfungsi sebagai memori dan saklar SPDT kepanjangan Single
Pole Double Thow.
Bouncing switch, fungsi sakelar untuk memindahkan hubungan dari posisi satu
keposisi lain dengan cara menggeser kontak.
Mekanisme kerja saklar anti getar dapat dijelaskan sebagai berikut; Ketika R=0
diubah kedudukannya menjadi R=1, maka pada saat bersamaan S=1 akanberubah menjad
S=0

Periode bounce
Periode bounce
78





Gambar 5.4 Saklar Bergetar

Gambar 5.5 RS NAND Latch Saklar Anti Getar







Gambar 5.6 Output Saklar Anti Getar

Tetapi ketika S berubah dari 1 ke 0, terjadi pantulan, dari 0 ke 1 mantul ke 0
mantul ke 1 mantul ke 0 dan seterusnya. Berupa getaran yang bila diinputkan dalam
untai elektronik akan tercatat sebagai pulsa. Fungsi RS NAND Latch untuk menjadikan
satu perubahan saja ialah ketika R=1 dan S=0 maka Q=1 dan ketika R=1 dan S berubah
dari 0 ke 1 yang berarti S=1 dan R=1 maka output Q tidak berubah ialah tetap sama
dengan 1.

Saklar
getar
S
R
RS Latch
Anti getar
RS Latch
Anti getar
R
S
Saklar
getar
q
Q
q
Q
Saklar selesai digeser Saklar digeser aktip
Saklar bergetar S=1 ke 0
Saklar R=0 ke 1
Output Q=0 ke 1 tidak terpengaruh oleh saklar getar
79


11. RS NOR Latch (Set-Reset Flip-flop)


Gambar 5.7 Perilaku NOR RS Latch

Q = S + Q dan Q = R + Q

Tabel 5. 3 Perilku NOR RS Latch
No R S Q
Q
Keterangan
0 1 1 0 0 Terlarang
1 1 0 0 1 Reset
2 0 1 1 0 Set
3 0 0 1 0 Tetap (NC)

Berdasarkan persamaan Q = 1 +Q = 0 dan Q = 1 + Q = 0 maka logika kedua
input R dan S sama dengan 1 menyebabkan logika kedua output sama dengan 0, sehingga
menyalahi aturan logika bahwa Q = Q, maka pada tabel 5.3 pada kolom keterangan
dinyatakan terlarang
Berdasarkan persamaan Q = 1 +Q = 0, maka ketika logika input R =
1 dan S = 0 logika output Q = 0 dan Q, = 1 sehingga pada tabel 5.3 pada kolom
keterangan dinyatakan RESET sebagai penjelasan output NOR RS Latch tidak bekerja.
Selanjutnya karena RESET terjadi pada saat R= 1 input diberi tanda R.
S
R
S
R
R
S
R
S
0V
0V
0V
5V
0V
0V
5V
5V
q
Q
q
Q
q
Q
q
Q
80


Menggunakan penalaran yang sama pada bentuk persamaan Q = 1 + Q = 0 ,
maka ketika logika input R = 0 dan S = 1 logika output Q = 1 dan Q, = 0 sehingga
tabel 5.3 pada kolom keterangan dinyatakan SET sebagai penjelasan bahwa output
NOR RS Latch diset ke 1. karena SET terjadi pada saat S = 1 input diberi tanda S
Sedang bila Q = 0 + Q = Q = Q dan Q = 0 +Q = Q , maka ketika input
R = 0 dan S = 0 logika NOR RS Latch tetap pada kondisi Q dan Q sebelumnya ialah
tetap 1 dan 0, sehingga tabel 5.3 pada kolom keterangan dinyatakan TETAP atau
disingkat NC sebagai kepanjangan No Change sebagai penjelasan bahwa output NOR RS
Latch tetap pada logika sebelumnya. Kondisi tetap atau tidak berubah menunjukkan
bahwa NOR RS Latch dapat berfungsi sebagai memori dan saklar SPDT kepanjangan
Single Pole Double Thow.




Gambar 5.8 Saklar Bergetar
Bouncing switch, fungsi sakelar untuk memindahkan dari posisi satu keposisi
lain dengan cara menggeser kontak.


Gambar 5.9 RS OR Latch Saklar Anti Getar



RS Latch
Anti getar
R
Saklar getar
S S
Saklar getar
R
RS Latch
Anti getar
5V 0V
+
5V
12VSPDT
q
Q
+
5V
12VSPDT
q
Q
Saklar selesai digeser
Periode bounce
Periode bounce
Saklar digeser aktip
Saklar bergetar S=0 ke 1
Saklar R=1 ke 0
Output Q=0 ke 1 tidak terpengaruh oleh saklar getar
81






Gambar 5.10 Output Saklar Anti Getar

Mekanisme kerja saklar anti getar dapat dijelaskan sebagai berikut; Ketika R=0
diubah kedudukannya menjadi R=1, maka pada saat bersamaan S=1 akan berubah menjad
S=0
Tetapi ketika S berubah dari 1 ke 0, terjadi pantulan, dari 0 ke 1 mantul ke 0
mantul ke 1 mantul ke 0 dan seterusnya. Berupa getaran yang bila diinputkan dalam
untai elektronik akan tercatat sebagai pulsa. Fungsi RS NOR Latch untuk menjadikan satu
perubahan saja ialah ketika R=0 dan S=1 maka Q=1 dan ketika R=0 dan S berubah dari 1
ke 0 yang berarti S=0 dan R=0 maka output Q tidak berubah ialah tetap sama dengan 1.

12. T Flip-flop
T Flip-flop mempunyai satu input T yang menyebabkan perubah keadaan
output pada setiap pulsa input. T Flip-flop dapat dirangkai dengan mengumpan balik Q
ke R dan Q ke S seperti pada gambar 5.11



Gambar 5.11. T Flip-flop dan Simbol T Flip-flop
R
T
S
(b)
Q

T

Q

82


Dengan menganggap Flip-flop diset Q = 1 dan Q = 0, maka, R = 1 dan S = 0
karena umpan balik rangkaian. Jika input T=0, menyebabkan kedua input RS Latch
berlogik 1 sehingga output RS Latch tidak berubah.
Pada saat input T diubah 0 ke 1, akan mengubah salah satu masukan NAND dari
1 menjadi 0, dan akan mengubah keadaan output dari 0 menjadi 1 yang akan memaksa
perubahan output RS Lach Q = 0 dan Q = 1,
Proses yang sama akan terjadi pada saat pulsa berikutnya datang pada input T,
Output akan berubah-ubah di antara logika 1 dan 0 sesuai dengan pulsa input. Dengan
demikian perubahan output akan terjadi pada separuh frekuensi dari masukan, seperti
terlihat pada gambar 5.11

Gambar 5.12. Diagram Waktu Untuk T Flip-Flop

Tabel 5.4 Tabel Eksitasi T Flip-flop
Transisi output Input Flip-flop

+

0 0 0
0 1 1
1 0 1
Keluaran Q
Keluaran Q
Pulsa masukan
83


1 1 0

Tabel 5.4 tabel eksitasi T flip-flop menentukan kondisi output berikutnya jika
input dan kondisi saat itu (Present State) diketahui. Selama proses perancangan
biasanya diketahui transisi yang diperlukan dari keadaan saat itu (Present State Q
t
) ke
keadaan berikutnya (Next State Q
t+1
) dan berharap memperoleh kondisi input flip-flop
akan menyebabkan transisi Q
t
menjadi Q
t+1


13. JK Flip-flop
J-K Flip-flop mirip dengan T Flip-flop dengan dua tambahan masukan seperti
pada gambar 5.13. Simbol logika dan blok diagram tiga input JK Flip-flop (J, K dan C).
Masukan J dan K merupakan masukan data, dan masukan detak memindahkan data
dari input ke outpot. Simbol logika pada gambar 5.13 juga menunjukkan keluaran
normal dan keluaran komplementer .



Gambar 5.13. JK Flip-flop, dan Simbol J-K Flip-flop

Konstruksi JK Flip-flop menyediakan flip-flop universal yang dapat diprogram.
Pada saat J = 1 dan K = 0, flip-flop berada dalam keadaan set (Q = 1, Q = 0).
Kedatangan pulsa detak memaksa detak pada masukan NAND c dan NAND d menjadi
logika 1 yang akan menyebabkan keluaran NAND c berubah dari 0 ke 1 dan keluaran
NAND a ialah Q = 1 berubah menjadi Q = 0, yang pada gilirannya akan mengubah
keluaran NAND b Q = 0 berubah menjadi Q = 1. Jika kombinasi masukan berubah
d
c
b
a
K
J
S
R
Clk
Q


J
C
K

Q


84


menjadi J = 0 dan K = 1, input pulsa detak akan mengubah keluaran NAND d dari 1
menjadi 0 dan keluaran Q = 1 0 berubah dari 1 menjadi 0 dan Q = 0 1 dari 0
menjadi 1.
Pada saat J = K = 0, setiap gerbang NAND c dan d minimal mempunyai sebuah
input pada logika 1. Sehingga, output akan tetap pada logika 1, dan logika sehingga
Q dan Q akan tetap, tidak bergantung pada kedatangan pulsa detak.
Keadaan J = K = 1, diperbolehkan pada JK Flip-flop. Efek yang akan ditimbulkan
adalah JK Flip-flop akan bekerja seperti halnya flip-flop T. Pada saat pulsa detak pada
logika 0, NAND c dan d tidak berfungsi dan tidak akan ada perubahan pada status
output.

Gambar 5.14. J-K Flip-flop AND dan NOR

Tabel karakteristik JK Flip-flop dapat ditunjukkan sebagai berikut:
Tabel 5.5 Tabel Karakteristik JK Flip-flop

+
Keterangan
0 0 0 0 Q
t+1
kondisi output
setelah output
sebelumnya Q
t

J dan K pengaturan
yang menentu
kan perubahan
output
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
d
c
b
a
K
J
S
R
Clk
Q
Q
85


1 0 1 0
1 1 0 1
1 1 1 0

Pada saat pulsa detak muncul (logika 1), NAND c dan d berfungsi dan
outputnya ditentukan oleh umpan balik dari Q dan Q Karena Q diumpankan ke NAND d
dan Q diumpankan ke c, dapat dilihat bahwa keluaran Q dan Q akan berubah-ubah
antara 1 dan 0 pada setiap kedatangan pulsa detak.
Gambar 5.13 Rangkaian JK Flip-flop yang tersusun dari gerbang AND dan NOR
yang berdasarkan tabel 5.5 dapat dibuat tabel eksitasi dari JK Flip-flop seperti
ditunjukkan pada tabel 5.6.
Baris pertama menunjukkan flip-flop dalam kondisi 0 pada waktu t dan kondisi
berikutnya adalah 0, maka masukan J harus tetap pada 0 dan masukan K dapat berupa 0
atau 1. Ketika flip-flop dalam kondisi 1 dan pada transisi berikutnya tetap dalam kondisi
1, masukan K harus tetap pada 0 sementara masukan J dapat 0 atau 1, maka kondisi
logika J yang boleh 1 atau 0 dinamakan dont care

Tabel 5.6 Tabel Eksitasi JK Flip-flop
Transisi output Input Flip-flop
Keterangan
Q
t
Q
t+1
J K
0 0 0 x x = dont- care
boleh bernilai 1 atau 0
tergantung dari sudut
pandang menguntung
kan atau tidak.
0 1 1 x
1 0 x 1
1 1 x 0

86


Jika Flip-flop mempunyai transisi dari kondisi 0 ke kondisi 1, J harus sama
dengan 1. Namun, masukan K dapat berupa 0 atau 1, maka kondisi logika K yang boleh 1
atau 0 dinamakan dont care Untuk transisi dari kondisi 1 ke kondisi 0, masukan K
harus mempunyai logika 1. Namun, masukan J dapat berupa 0 atau 1
Dalam http://www.play-hookey.com/digital/jk nand flip-flop.html, dapat
dilihat simulasi JK Flip-flop seperti pad gambar 5.14



Gambar 5.15. JK Flip-flop


14. Pencacah Sinkron

Pulsa input clock diumpankan ke Flip-flop secara serentak. Seluruh Flip-flop
memperoleh masukan clock secara bersamaan, kemudian seluruh output Flip-flop
menyatakan hasil cacahan biner atau ekivalen desimal yang telah dilakukan oleh
rangkaian.
Karena masing masing Flip-flop mencacah secara serentak setiap pulsa detak,
maka disebut pencacah sinkron atau pencacah paralel. Pada pencacah sinkron berlaku
bahwa 2 Flip-flop dapat membangun pencacah modulo 4. Tiga Flip-flop dapat
membangun pencacah modulo 8. Demikian seterusnya n buah flip-flop dapat
87


membangun pencacah 2
n
. Rangkaian pencacah dengan n buah flip-flop, akan mampu
melakukan pencacahan desimal secara periodik dari 0 hingga (2
n
1).
Contoh gambar 5.16. rangkaian pencacah modulo 4, yang akan melakukan
cacahan 0, 1, 2, 3, 0, 1, 2, 3, diperlukan dua buah JK Flip-flop masing-masing adalah A
dan B. Analisis dimulai dari pembuatan diagram pencacahan dan tabel 5.6 kebenaran
untuk membaca pulsa pengendali kaki JK Flip-flop yang diperlukan.

Tabel 5.7 Tabel kebenaran JK Flip-flop Modulo 4
Output Flip-flop A

Flip-flop B

Diagram cacahan
modolu 4
A B J
A
K
A
J
B
K
B


0 0 0 x 1 x
0 1 1 x x 1
1 0 x 0 1 x
1 1 x 1 x 1


Penetapan nilai J
A
, K
A
, J
B
, dan K
B
diperoleh dari pembacaan transisi logika output
A dan B pada tabel 5.6. Analisis berikutnya adalah menetapkan persamaan logika untuk
mengendalikan kaki JK flip-flop A dan B.
J
A
= K
A
= A. B + AB
J
A
= K
A
= (A + A)B
J
A
= K
A
= 1. B
J
A
= K
A
= B
0 1
3 2
88


J
B
= K
B
= A. B +A. B + A. B + A. B
J
B
= K
B
= (B + B)A + A(B + B)
J
B
= K
B
= 1. A + A. 1
J
B
= K
B
= A + A
J
B
= K
B
= 1
Nilai kaki JK Flip-flop A dan B dapat juga diperoleh dengan cara peta Karnaough
2 ubahan. Dengan demikian diperoleh bahwa J
A
= K
A
= B artinya kaki JK Flip-flop A

dapat diambilkan langsung dari output Q
B
= B yang diumpankan pada kaki JK Flip-flop
A. J
B
= K
B
= 1 artinya kaki JK Flip-flop B selalu mendapatkan logika 1 atau terbuka.
Penyederhanaan fungsi J
A
= K
A
= B dan J
B
= K
B
= 1 menggunkan peta
karnaough 2 ubahan :
A
B 1 1


A
B 1 1
1 1

J
A
= K
A
= B J
B
= K
B
= 1

Gambar 5.16. Pemetaan Tabel 5.6

Setelah persamaan logika untuk J
A
, K
A
dan J
B
= K
B
ditemukan, maka rangkaian
pencacah dapat dibangun seperti pada gambar 5.16.
89



Gambar 5.17. Pencacah Sinkron Modulo 4

Diagram pulsa atau diagram pewaktuan yang sesuai dengan pencacah Modulo 4 adalah
sebagai berikut.










Gambar 5.18. Diagram Pulsa Pencacah Modulo 4

B A
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
CP1
CP2
Q1
Q2
Sumber pencacah
Hasil cacahan pada JK Flip-flop A
Hasil cacahan pada JK Flip-flop B
90


Gambar 5.19 rangkaian pencacah modulo 8 rangkaian akan melakukan cacahan
0, 1, 2, 3, 4, 5, 6, 7; 0, 1, 2, 3, 4, 5, 6, 7, Untuk membangun rangkaian pencacah sinkron
modulo 8, diperlukan tiga buah J-K Flip-flop masing-masing adalah A, B, dan C. Analisis
dimulai dari pembuatan diagram pencacahan dan tabel kebenaran untuk membaca
pulsa pengendali kaki J-K flip-flop yang diperlukan.
Penetapan nilai J
A
, K
A
pada JK Flip-flop A, nilai J
B
, K
B
pada JK Flip-flop B dan nilai
J
C
, K
C
pada JK Flip-flop C diperoleh dari pembacaan transisi logika output A, B, dan C.
Tabel 5.8 adalah tabel kebenaran untuk menetapkan persamaan logika mengendalikan
kaki J-K Flip-flop A, B, dan C.




Gambar 5.19. Cacahan Modulo 8

Tabel 5.8 Pencacah Sinkron Modulo 8 Dengan JK Flip-flop
Output JK FF A,
B dan C
Pengendali
JK FF A
Pengendali
JK FF B
Pengendali
JK FF C
A B C J
A
K
A
J
B
K
B
J
C
K
C

0 0 0 0 x 0 x 1 x
0 0 1 0 x 1 x x 1
0 1 0 0 x x 0 1 x
0 1 1 1 x x 1 x 1
1 0 0 x 0 0 x 1 x
5
3 2 0 1
7 6 4
91


1 0 1 x 0 1 x x 1
1 1 0 x 0 x 0 1 x
1 1 1 x 1 x 1 x 1

Pengendali JK Flip-flop A
J
A
= K
A
= A. B. C + A. B. C
J
A
= K
A
= A + AB. C
J
A
= K
A
= 1. B. C
J
A
= K
A
= B. C
Pengendali JK Flip-flop B
J
B
= K
B
= A. B. C + A. B. C + A. B. C
J
B
= K
B
= (B + B)A. C + A. C(B +B)
J
B
= K
B
= 1. A. C + A. C. 1
J
B
= K
B
= A. C +A. C
J
B
= K
B
= (A + A)C
J
B
= K
B
= 1. C
J
B
= K
B
= C
A




A
C 5 7 3 1 C 1 1
4 6 2 0
B B
J
A
= K
A
= B. C
A A
92


C 1 1 1 1

C 1 1 1 1
1 1 1 1
B B
J
B
= K
B
= C J
C
= K
C
= 1

Gambar 5.20. Pengendali JK Flip-flop Modulo 8
Pengendali JK Flip-flop C
J
C
= K
C
= P
1
+ P
2

P
1
= AB. C + B. C + B. C + B. C
P
1
= AB[C + C] + B[C + C]
P
1
= AB[1] + B[1]
P
1
= AB + B
P
1
= A1 = A
P
2
= AB. C +B. C + B. C + B. C
P
2
= AB[C +C] + B[C + C]
P
2
= AB[1] + B[1]
P
2
= AB + B
P
2
= A1 = A
J
C
= K
C
= P
1
+ P
2

J
C
= K
C
= A + A
J
C
= K
C
= 1
Nilai kaki J-K flip-flop A, B, dan C dapat diperoleh menggunakan peta karnaugh.
93
















Gambar 5.21. Rangkaian Pencacah Sinkron Modulo 8 Naik Turun
Gambar 5.21 Diagram pulsa dan rangkaian pencacah sinkron modulo 8
menggunakan 3 buah J-K Flip-flop yang diberi masukan clock secara serentak. Kaki J-K
untuk flip-flop C selalu berlogika 1, Kaki J-K untuk flip-flop B mendapatkan masukan dari
C'
B' A'
C
A
B
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
CP1
CP2
Q1
Q2


0 1 2 3 4 5 6 7 0
Pulsa Clock
Hasil Cacahan JK Flip flop C
Hasil Cacahan JK Flip flop B
Hasil Cacahan JK Flip flop A
94


output JK Flip-flop C. Sedangkan kaki J-K Flip-flop A mendapatkan masukan dari output
JK Flip flop B dan C.
Bila diperhatikan nilai Q
N
= Q, maka table kebenaran 5.8 dapat menjadi table
5.9 berikut :
Tabel 5.9. Pencacah Naik Turun Modulo 8 Sinkron
Pulsa
Cacahan Naik Cacahan Turun
Q
A
Q
B
Q
C

Q
A
Q
B
Q
C

0 0 0 0 1 1 1
1 0 0 1 1 1 0
2 0 1 0 1 0 1
3 0 1 1 1 0 0
4 1 0 0 0 1 1
5 1 0 1 0 1 0
6 1 1 0 0 0 1
7 1 1 1 0 0 0

15. Pencacah Sinkron J-K Flip-flop Modulo Diperpendek
Tabel 5.10 Tabel Kebenaran Dari Gambar 2.17
No A B J
A
K
A
J
B
K
B
Diagram
0 0 0 0 x 1 x
1 0 1 1 x x 1
2 1 0 x 1 0 x
0 0 0 - - - -

Pada pencacah sinkron dapat diatur sehingga pencacahan kembali kecacahan
awal sebelum mencapai cacahan maksimal. Misalnya, pencacah modulo 4 dibangun dari
buah flip-flop harusnya memiliki cacahan maksimal 3, tetapi pencacah akan diatur
sehingga setelah cacahan 2 kembali ke 0 atau menjadi pencacah modulo 3.
0
1
2
95


Persamaan logika untuk mengendalikan kaki J-K Flip-flop A dan B :
J
A
= K
A
= A. B + A. B
J
A
= K
A
= AB
J
B
= K
B
= A. B +A. B
J
B
= K
B
= A(B +B)
J
B
= K
B
= A
A A
B 1 B 1
1 1

Gambar 5.22. Pemetaan persamaan kaki J-K flip-flop A dan B

Kaki J-K flip-flop A dikendalikan oleh gerbang OR yang mendapat masukan dari
output JK Flip-flop A dan B, sedangkan kaki J-K flip-flop B dikendalikan oleh output Q
dari JK Flip flop A. Gambar 5.23 Rangkaian pencacah modulo 3 :


Gambar 5.23. Rangkaian Pencacah Modulo 3
B A
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
CP1
CP2
Q1
Q2
96



16. Pencacah Sinkron yang Tidak Urut

Rangkaian pencacahan seringkali dituntut untuk mampu melakukan cacahan
yang tidak urut. Pencacah sinkron dapat juga diukur sehingga melakukan cacahan tidak
urut. Misalnya, membangun pencacahan sinkron 2, 7, 5, 4; 2, 7, .Pertama, menetapkan
diagram pencacahan dan tabel kebenaran berikut :
Tabel 5.11 Tabel Kebenaran Siklus Pencacah Tidak Urut 27542
No A B C J
A
K
A
J
B
K
B
J
C
K
C
Siklus
0 0 0 - - - - - -
2 7


4 5
0 0 1 - - - - - -
2 0 1 0 1 x x 0 1 x
0 1 1 - - - - - -
4 1 0 0 x 1 1 x 0 x
5 1 0 1 x 0 0 x x 1
1 1 0 - - - - - -
7 1 1 1 x 0 x 1 x 0

Persamaan logika pegendalikan J-K Flip-flop A, B, dan C :
J
A
= K
A
= A. B. C + A. B. C
J
A
= K
A
= (A. B + A. B)C
J
A
= K
A
= (A B)C
97


J
B
= K
B
= A. B. C + A. B. C
J
B
= K
B
= BCA
J
C
= K
C
= A. B. C + A. B. C
J
C
= K
C
= A. B. C + A. B. C

A




A
C C 1
1 1 1
B B
J
A
= K
A
= (A B)C J
B
= K
B
= BCA
A




A
C 1 C
1
B B
J
C
= K
C
= A. B. C + A. B. C
Gambar 5.24. Rangkaian Pencacah Tidak Urut 2754
Rangkaian dari pencacahan tidak urut tersebut :

C
A B
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
CP1
CP2
Q1
Q2
98


Gambar 5.25. Rangkaian Pencacahan Tidak Urut 2754

A, B, Dan C Masing-Masing Adalah J-K Flip-flop yang mendapat masukan
serentak dari pulsa Clock. Kaki J-K untuk masing-masing flip-flop dikendalikan oleh
rangkaian kombinasi. Setiap rangkaian pengendali mendapatkan masukan nilai logika
tertentu yang dapat dicari dengan bantuan diagram dan tabel pencacahan serta cara
pemetaan. Yang perlu diperhatikan pada proses pengendalian flip-flop adalah:
1. Jika flip-flop harus mempertahankan nilai logika sebelumnya maka J-K harus
mendapatkan masukan 0 (J = 0, K = 0).
2. Jika flip-flop harus mengubah nilai logika dari 0 menjadi 1 atau dari 1 menjadi 0,
maka flip-flop sedang aktif dan J-K harus mendapatkan masukan 1 (J = 1, K = 1).
Selanjutnya hasil pencacahan dibaca pada output Q untuk flip-flop A, B, dan C.
Model pengendalian yang dapat digunakan ialah dengan memilih persamaan
yang sama, agar gerbang yang digunakan dapat lebih bermanfaat. Contoh membuat
definisi baru dari persamaan untuk pencacah tak urut 2754 :
p = A. B. C
q = A. B. C
r = A. C
Jika persamaan p, q dan r disubtitusikan dalam persamaan pencacah tak urut
2754 :
J
A
= K
A
= A. B. C + A. B. C
J
B
= K
B
= A. B. C + A. B. C
J
C
= K
C
= A. B. C + A. B. C
Maka persamaan pencacah tak urut 2754 menjadi :
99


J
A
= K
A
= p +q
J
B
= K
B
= p + r. B
J
C
= K
C
= q + r. B
Selanjutnya gambar 5.25 dapat diganti menjadi gambar 5.26 dengan jumlah
gerbang bertambah dari 6 buah menjadi 8 buah.

Gambar 5.26. Rangkaian Pencacahan Tidak Urut 2754
SOAL LATIHAN :
1. http://www.play-hookey.com/digital/jk nand flip-flop.html, Cari alamat tersebut,
buka dan animasikan JK flip-flop. dengan cara mengubah nilai J-K dan CLK, amati
ubahan Q


r
q
p
C
A B
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
CP1
CP2
Q1
Q2
100





BAB 6
PENCACH TAK SINKRON

5. Pencacah Taksinkron Naik Turun Modulo 4
Pencacah taksinkron mempunyai kelambatan waktu ketika pemacuan semua T
Flip-flop yang dirangkai secara seri, ialah memberi masukan pulsa Clock pada input T
Flip-flop (A) dengan Output (Q
A
) yang diumpankan ke input T Flip-flop (B) dengan
output (Q
B
) Output Q
A
dan Q
B
dipergunakan sebagai indikator hasil cacahan dari 00
sampai 11 sebagi bentuk pencacah naik modulo 4. Sedang Q
A
dan Q
B
dipergunakan
sebagai indikator hasil cacahan dari 11 sampai 00 sebagai bentuk pencacah turun modulo
4. T Flip-flop terangkai secara seri seperti yang ditunjukkan pada gambar 6.1.






Gambar 6.1 Pencacah Taksinkron Naik Turun Modulo 4


MSB
LSB
A'
A
B'
B
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
CP1
CP2
Q1
Q2

101



Tabel 6.1 Pembacaan Cacahan Gambar 6.1
Pulsa
ke-
Hasil cacahan
Biner
Naik
Biner
Turun

1 0 0 0 1 1 3
2 0 1 1 1 0 2
3 1 0 2 0 1 1
4 1 1 3 0 0 0

6. Pencacah Taksinkron Naik Turun Modulo 8






Gambar 6.2 Pencacah Taksinkron Naik - Turun Modulo 8

LSB
MSB
A'
C'
B'
C
A
B
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
CP1
CP2
Q1
Q2

102


Rangkaian pencacah pada gambar 6.2 dibangun dari tiga T Flip-flop. Pulsa clock
diumpankan ke kaki input T Flip-flop (A) dengan Output (Q
A
) yang diumpankan ke T
Flip-flop (B) dengan output (Q
B
) yang diumpankan ke kaki T Flip-flop kedua (C)
dengan output (Q
C
). Output Q
A
, Q
B
dan Q
C
dipergunakan sebagai indikator hasil
cacahan dari 000 sampai 111 sebagi bentuk pencacah tak sinkron naik modulo 8. Sedang
Q
A
, Q
B
dan Q
C
sebagai indikator hasil cacahan dari 111 sampai 000 sebagai bentuk
pencacah tak sinkron turun modulo 8.
Terlihat bahwa output T flip-flop A bekerja sebagai cacahan LSB yang
mempunyai frekuensi output 2 x lebih besar besar dari output T Flip-flop B yang
mempunyai frekuensi 2x lebih besar dari output T Flip-flop C. Sebagai pembacaan hasil
cacahan MSB. Sehingga Output Q
A
= 2
0
, Q
B
= 2
1
dan Q
C
= 2
2
sedang Q
A
, Q
B
dan Q
C

merupakan komplemen dari Q
A
, Q
B
dan Q
C

Tabel 6.2 Pencacah Taksinkron Naik - Turun Modulo 8
Pulsa
ke
Hasil Cacahan
Biner
Naik
Biner
Turun

Q
A
Q
B
Q
C

0 0 0 0 0 1 1 1 7
1 0 0 1 1 1 1 0 6
2 0 1 0 2 1 0 1 5
3 0 1 1 3 1 0 0 4
4 1 0 0 4 0 1 1 3
5 1 0 1 5 0 1 0 2
6 1 1 0 6 0 0 1 1
7 1 1 1 7 0 0 0 0

Terlihat pada tabel 6.2 rangkaian telah melakukan cacahan biner dari 000 ke 111
yang ditunjukkan oleh indiktor output T Flip-flop Q
A
, Q
B
dan Q
C
sebagai bentuk
pencacah tak sinkron naik yang diekivalen desimal : 0, 1, 2, 3, 4, 5, 6, 7 atau sebaliknya
dari bilangan biner 111 ke 000 yang ditunjukkan oleh indikator output T Flip-flop Q
A
,
Q
B
dan Q
C
7, 6, 5, 4, 3, 2, 1, 0. Sehingga disebut pencacah tak sinkron naik turun
modulo 8.


103


7. Pencacah Tak Sinkron Diset Pada Cacahan Tak Maksimal
Rangkaian pencacah dapat dirancang agar segera kembali ke cacahan awal
sebelum sampai pada cacahan maksimal. Untuk membangun rangkaian pencacah
semacam ini harus disediakan Flip-flop yang dilengkapi dengan kaki Reset (R) dan Set (S),
atau mempergunakan J-K Flip-flop. Dengan adanya kaki Set dan Reset di atas, maka
output Flip-flop dapat dikendalikan untuk berada pada logika tertentu.
Contoh :
Rangkaian pencacah yang dapat melakukan cacahan desimal : 0, 1, 2, 3, 4, 5,
Diagram cacahan pencacah naik tak sinkron modulo 6 adalah :





Gambar 6.3 Diagram Cacahan Pencacah Tak Sinkron Naik Modulo 6
Tabel 6.3 Pencacah Tak Sinkron Naik Modulo 6
Pulsa
ke
Hasil Cacahan
Biner
Naik
Biner
Turun
Q
A
Q
B
Q
C

Q
A
Q
B
Q
C

0 0 0 0 0 1 1 1 7
1 0 0 1 1 1 1 0 6
2 0 1 0 2 1 0 1 5
3 0 1 1 3 1 0 0 4
4 1 0 0 4 0 1 1 3
5 1 0 1 5 0 1 0 2
1 1 0 Di reset

Dari tabel 6.3 terlihat bahwa pulsa 6 atau 110 tidak boleh muncul pada
cacahan, maka harus digunakan sebagai reset pada T Flip-flop, yang mengendalikan T

1
2
3
5
4
0
104


Flip-flop agar kembali ke logika yang awal yaitu ke cacahan 000 setelah mencapai
cacahan maksimum 5 ialah ditunjukkan oleh nilai logika Q
A
, Q
B
dan Q
C
masing masing
101.
Untuk membangun rangkaian pencacah yang dirancang bukan pada cacahan
maksimum diperlukan rangkaian T Flip-flop yang memiliki kaki Reset (R) dan Set (S).
Pulsa reset yang mengendalikan rangkaian pencacah dapat diketemukan dengan cara
sebagai berikut :
Tabel 6.4 Pulsa Reset Pegendali Pencacah Modulo 6
Q
A
, 0 0 0 0 1 1 1 1
Q
B
0 0 1 1 0 0 1 1
Q
C
0 1 0 1 0 1 0 1
R
0 0 0 0 0 0 1 x

Untuk membangun rangkaian logika pembangkit pulsa reset, tabel 6.4 disajikan
ke dalam bentuk pemetaan sebagai berikut :
A
C x
1
B
Gambar 6.4 Pulsa Reset R = A. B
Dari persamaan logika, maka pembangkit pulsa reset dapat dibangun dari
gerbang AND dengan kedua input diambilkan dari Q
A
dan Q
B
. Untuk membuat cacahan
kembali ke cacahan semula yaitu 5 (101) ke (000), maka pulsa 6 (110) tidak boleh
muncul sebagai hasil cacahan, tetapi hanya muncul sekejap dan harus segera digeser ke
000 oleh pulsa reset untuk memulai cacahan baru, pulsa R dikirim ke arah kaki S pada T
Flip-flop A dan B untuk mendapatkan output Q
A
dan Q
B
masing-masing pada logika 0.
105


Sedangkan T Flip-flop C pada outputnya Q
C
harus ditahan pada nilai logika 0 dengan
cara memberi umpan R ke arah kaki S.
Tetapi khusus untuk kasus diagram pulsa yang sesuai watak T Flip flop yang
digunakan aktip pada pulsa negatip, ditunjukkan pada gambar 6.4 dan 6.6 maka
pernyataan R = A. B yang diperoleh dari tabel 6.3 diubah menjadi R = A. B sehingga
rangkaian menjadi :

Gambar 6.5 Rangkaian Pencacah Tak Sinkron Naik Modulo 6






Gambar 6.6 Diagram Pulsa Pencacah Tak Sinkron Naik Modulo 6
8. Pencacah Tak Sinkron Diset Pada Cacahan Tak Tertentu
Karena keperluan tertentu kadang sebuah rangkaian pencacah harus melakukan
pencacahan dari angka cacahan tertentu yang tidak selalu harus sama dengan 0. Misal
rangkaian pencacah yang dapat melakukan pencacahan 3, 4, 5, 6; 3, 4, 5, 6.....dst

MSB
LSB
C
A
B
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
CP1
CP2
Q1
Q2

3
4
106





Gambar 6.7 Diagram Pencacahan 3456
Diagram pencacahan yang sesuai dengan rangkaian tersebut dapat ditunjukkan
pada gambar berikut :
Tabel 6.5 Tabel Pencacahan
Pulsa
Ke
Output T Flip flop
R Keterangan
Q
A
Q
B
Q
C

0 0 0 0 X X : kombinasi logika
ABC boleh 1
atau 0
R : kombinasi logika
ABC pada pulsa
Reset
3456 Cacahan yang
dibolehkan
1 0 0 1 X
2 0 1 0 X
3 0 1 1 3
4
5
6
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1 1

Selanjutnya R dapat disederhanakan dengan mengubah data cacahan pada tabel
6.5 dimasukkan dalam peta Karnaugh tiga ubahan seperti gambar 6.8 berikut :
A
C 1 x
x x
B

Gambar 6.8 Pulsa Reset R = A. B. C
6
5
107


Maka untuk membangun pulsa Reset, dipergunakan gerbang AND dengan tiga
buah input, tetapi karena T Flip-flop aktip pada pulsa negatip maka digunakan gerbang
NAND bukan AND tiga input yang diambilkan dari output T Flip-flop A, B, dan C.
Pulsa yang tidak boleh muncul setelah cacahan terakhir adalah pulsa 7 (111).
Pulsa ini hanya akan muncul sekejap dan kemudian segera digeser ke cacahan 3 (011).
Dengan demikian nilai logika 0 dari Reset harus segera dikirim ke kaki S T Flip-flop A agar
outputnya segera bergeser ke logika 0. Output T Flip-flop B dan C harus ditahan pada
logika 1 dengan jalan mengumpankan logika 0 dari Reset ke arah kaki S dan R T Flip-flop
B dan C.
Jika rangkaian yang memenuhi kriteria tabel 6.5 ialah pencacah tak sinkron 3456
diwujudkan akan menjadi gambar 6.9 berikut :

Gambar 6.9 Pencacah Taksinkron 3-4-5-6

Diagram pulsa dari rangkaian pencacah gambar 6.9 dapat ditunjukkan oleh
gambar 6.10 berikut :





LSB
MSB
C
A
B
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
CP1
CP2
Q1
Q2

108







Gambar 6.10 Diagram Pulsa Pencacah 3456




SOAL LATIHAN :
1. Berdasarkan tabel 6.3 pada cacahan naik 000 ke 101, hingga disebut pencacah naik
modulo 6. Tetapi cacahan turunnya dari 111 menjadi 010. Pertanyaan
Pulsa
ke
Hasil Cacahan
Biner
Naik
Biner
Turun
Q
A
Q
B
Q
C

Q
A
Q
B
Q
C

0 0 0 0 0 1 1 1 7
1 0 0 1 1 1 1 0 6
2 0 1 0 2 1 0 1 5
3 0 1 1 3 1 0 0 4
4 1 0 0 4 0 1 1 3
5 1 0 1 5 0 1 0 2
1 1 0 Di reset

a. Apakah dapat disebut pencacah turun tak sinkon modulos 6 ?
b. Bahgaimana cara mengubah menjadi pencacah turun modulo 6 dengan cacahan
maksimum 101 menuju minimum 000 ?
2. Isi Tabel kebenaran pencacah naik tak sinkron modulo 10 dengan T Flip-flop dan
tentukan persamaan Resetnya.
109


Pulsa
ke
Cacahan
Reset
R
Biner
Q
A
Q
B
Q
C
Q
D

0
1
2
3
4
5
6
7
8
9
10
11
3. Pada cacahan Jam digital menunjukkan :
Jam Menit Detik
a
b c d e f
1 2 5 5 5 9

Termasuk pencacah modulo berapa nilai a,b,c,d,e dan f ?
4. Lampu traffic light menggunakan pencacah naik atau turun ? apa keuntungannya
ditunjukkan nilai cacahannya ?










110






BAB 7
PENCACAH NAIK DAN TURUN

Suatu pencacah yang dapat mencacah dalam arah maju atau mundur disebut
pencacah naik turun (up-down), reversibel, atau pencacah maju mundur. Pencacah maju
diperoleh dengan cara meng hubungkan input masing-masing unsur biner pada output
dari unsur biner terdahulu. Hitungan dalam arah terbalik akan terjadi keluaran yang
diambil dalam hubungan tersebut adalah . Jika suatu elemen biner mengalami transisi
dari keadaan 0 ke keadaan 1, maka keluaran akan mengalami transisi dari 1 ke 0.
Transisi berarah negatif pada ini akan menimbulkan perubahan dalam keadaan unsur
biner berikutnya. Jadi, untuk sambungan terbalik ini berlaku kaidah-kaidah keadaan
berikut :
a. Flip-flop melakukan transisi pada setiap pulsa yang diberikan dari luar.
b. Setiap unsur biner yang lain melakukan transisi hanya ketika flip-flop yang terdahulu
beralih dari 0 ke keadaan 1.
Jika kaidah-kaidah a-b ditentukan pada sembarang bilangan dalam tabel 7.1,
Maka akan menghasilkan bilangan yang lebih kecil berikutnya dalam tabel tersebut.
Sebagai contoh bilangan 12 yang mempunyai bentuk biner 1100. Pada pulsa berikutnya,
angka 0 di ujung kanan (Q
A
) menjadi 1. Perubahan keadaan ini menyebabkan perubahan
keadaan dari 0 ke 1 pada Q
B
, yang selanjutnya akan mengubah keadaaan dari 0 ke 1
pada Q
B
.
Transisi yang terakhir pada Q
B
. berlangsung dalam arah yang tidak akan
mempengaruhi unsur biner berikutnya (Q
D
), maka Q
D
tetap bertahan pada keadaan 1.
111


Sehingga hasil pembacaan pencacah adalah 1011 yang merupakan representasi biner
dari biner dari bilangan desimal 11. Mengingat bahwa berawal dengan 12 dan berakhir
dengan 11, maka yang terjadi adalah suatu pencacah turun.
Tabel 7.1 Daftar Keadaan JK Flip-Flop
Jumlah
pulsa
masuk
Keluaran Flip-flop
Q
D
Q
C
Q
B
Q
A

0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
16 0 0 0 0

112


Gambar 7.1 pencacah naik turun, sambungan ke J dan K tidak ditunjukkan di
dalamnya. Untuk suatu pencacah riak, pengertian yang selalu berlaku adalah J = K = 1.
Gerbang-gerbang AND-OR dua tingkat (1a1b1c) dan (2a2b2c) yang terdapat antara
tahapan-tahapan berfungsi sebagai pengendali arah pencacah. Kombinasi logika setara
dengan susunan gerbang NAND-NAND. Jika pengendali X satu atau nol, maka Q dan Q
akan dihubungkan secara efektif dengan flip-flop berikutnya, dan pulsa yang masuk akan
dijumlahkan atau dikurangi sesuai hukum perilku input output gerbang logika. Dengan
demikian jika X = 1 sistem berperilaku sebagai pencacah naik dan jika X = 0 sistem
berperilaku sebagai pencacah turun yang dapat dijabarkan sebagai berikut :
1c = Q. X +Q. X
Jika X = 1
1c = Q. 1 + Q. 1
1c = Q
Jika X = 0
1c = Q. 0 + Q. 0
1c = Q.

Gambar 7.1 Pencacah naik turun J = K = 1

c. Pencacah Johnson
X
X'
X=1 naik
X=0 turun
1a
1b
1c
2a
2b
2c
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
S
J
CP
K
R
QN
Q
CP1
CP2
Q1
Q2
113


Pencacah Johnson dapat dibangun dengan merakit flip-flop D dari IC TTL 7474
atau dengan menggunakan rangkaian terpadu seperti IC 74164. Pada gambar 7.2
diperlihatkan beberapa rancangan Pencacah Johnson.

Gambar 7.2 Pencacah Johnson
Pencacah Johnson yang dibangun dengan merakit flip-flop D dan sebuah
gerbang logika NOT sebagai pembalik (inverter) yang berfungsi sebagai sinyal kendali
Reset

Gambar 7.3 Pencacah Johnson Dengan kendali Reset

Prinsip kerja Pencacah Johnson dapat dijelaskan sebagai berikut. Flip-flop
pertama (Qo) memperoleh input data. Kemudian data akan digeser ke flip-flop
selanjutnya. Pergeseran terjadi seiring dengan berdenyutnya sinyal pendetak atau
bekerja secara sinkron terhadap sinyal pendetak. Setiap kali sinyal pendetak berdenyut
maka data akan bergeser 1 bit, demikian seterusnya.
Q3
Q2
Q1 Qo
1.0kHz
-1/1V
S
D
CP
R
QN
Q
S
D
CP
R
QN
Q
S
D
CP
R
QN
Q
S
D
CP
R
QN
Q
Clear
Q3
Q2
Q1 Qo
S
D
CP
R
QN
Q
S
D
CP
R
QN
Q
1.0kHz
-1/1V
S
D
CP
R
QN
Q
S
D
CP
R
QN
Q
114


Bit atau pulsa yang dimasukkan ke dalam flip-flop yang pertama (Qo)
selanjutnya diumpankan dari keluaran Q
0
ke masukan D
1
dari flip-flop yang berikutnya,
yaitu flip-flop yang kedua (Q1). Keluaran Q
0
memberi masukan D
1
, keluaran Q
1
memberi
masukan D
2
, dan seterusnya. Sewaktu data yang digeser tiba pada flip-flop yang terakhir
(Q3) yang akan membuat semua keluaran flip-flop padam.
Dalam rangkaian Pencacah Johnson, jalur umpan-balik selalu berada dalam
keadaan terbalik. Pembalikan dapat dibuat dengan menggunakan gerbang logika NOT
(inverter) atau dengan menggunakan keluaran Q inverter dari flip-flop yang terakhir.

SOAL LATIHAN :

1. Lengkapi tabel berikut : Jika output 1 sebagai encacah naik apakah output 2 sebagai
pencacah turun?
No
OUTPUT 1 OUTPUT 2

0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1

2. Gunakan T Flip flop untuk membangun pencacah naik dan turun 4 bit
3. Gunakan T Flip flop untuk membangun pencacah naik modulo 6
4. Gunakan T Flip flop untuk membangun pencacah turun modulo 6
5. Apakah JK Flip flop jika dibangun sebagai pencacah naik 3 bit pada bacaan Q maka
bacaan turunnya adalah

?
6. Apakah JK Flip flop jika dibangun sebagai pencacah naik modulo 10 pada bacaan Q
maka bacaan turunnya adalah

?
115