LAPORAN AKHIR PRAKTIKUM

DESAIN SISTEM DIGITAL

NAMA : Dzaky Rahman

NPM : 140910220023
NAMA DAN MODUL : PENGENALAN VHDL ISE DESIGN
EKSPERIMEN SUITE 14.X
NAMA ASISTEN : RIDHO KURNIAWAN
KELOMPOK : 3
NAMA ANGGOTA : Aliyu Ihsan S (140910220023)
KELOMPOK Fahrul Firdaus(140910220023)
Rafe Adhyaka T(140910220029)

DEPARTEMEN TEKNIK ELEKTRO

PROGRAM STUDI TEKNIK ELEKTRO
FAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN ALAM
UNIVERSITAS PADJADJARAN
2023
I. Judul Eksperimen
Pengenalan very high description language (vhdl) ise design suite 14.x
II. Tujuan Eksperimen
Tujuan dari modul ini adalah :

• Mampu memahami dan mendisain sistem digital logik menggunakan

VHDL
• Mempelajari dan memahami pemodelan, simulasi, implementasi sistem
digital menggunakan Xilinx ISE design Suite 14.X
III. Problem dan Desain
A. Desain
VHDL Module
 VHDL Test Bench

B. Diagram Blok

Gambar 1. Diagram blok dari rangkaian half-adder

 C. Diagram Logika

Gambar 2. Diagram logika dari rangkaian half-adder

D. Alat dan Peralatan
1. Personal Computer (PC) atau laptop berbasis Windows 10/11
2. Software ISE Xilinx Design Suite 14.X
3. Software Oracle VirtualBox 6.1
IV. Prosedur, Observasi dan Data
A. Langkah Desain
1. Buka virtualbox dan jalankan Xilinx ISE Virtual Machine,
2. Setelah masuk dalam virtual sistem, buka Project Navigator,
3. Membuat New Project,
4. Mengatur file sesuai dengan ketentuan uyang ada,
5. Buat file VHDL melalui New Source,
6. Mendeklarasikan Port Input dan Output yang sesuai dengan ketentuan yang
diinginkan,
7. Melakukan operasi sesuai dengan rangkaian Half Adder,
8. Melakukan Check Syntax dan Implement Design hingga tidak ada error
pada program,
9. Membuat Program Test bench dengan New Source VHDL,
10. Memasukan tambahan statement sesuai dengan ketentuan diktat,
11. Mensimulasikan rangkaian dengan Simulation,
12. Menyesuaikan tabel kebenaran dengan simulasi yang tampil pada osiloskop,
13. Menganalisis hasil program dengan simulasi yang Nampak pada osiloskop,
 B. Tabel Kebenaran

C. Persamaan Boolean dan Karnaugh Map

• SUM

• CARRY

V. Hasil
A. VHDL Module
B. VHDL Test Bench
C. Test Bench Simulation

D. RTL Schematic

E. Analisis
Praktikum kali ini, kita hanya mencoba menggunakan program ISE xillinx
pada penggunaan Bahasa VHDL. Kami diminta untuk mencoba sebuah project
baru menggunakkan ISE xillinx dengan mensimulasikan rangkaian Half-
Adder yang memilki 2 input (A,B) dan 2 output (SUM,CARRY).
Library yang digunakan adalah IEEE_STD_LOGIC_1164. Sedangkan PORT
pada program ini bertipe data STD_LOGIC. Kemudian kita diperintahkan
untuk mengetikan kode yang ada dimodul yang berfungsi men-Generate dalam
satuan waktu.
Sehingga dapat dibuat sebuah Test Bench beserta dengan stimulus nya seperti
pada gambar VHDL Test Bench. Tapi sebelum itu kita harus mengecek
terlebih dahulu program kita apakah ada yang salah atau tidak.
VI. Kesimpulan
Praktikan berhasil memahami prinsip-prinsip dasar penggunaan ISE Xilinx dengan
kemampuan merancang sistem logika untuk rangkaian Half-Adder. Terakhir, penting bagi
praktikan untuk meningkatkan tingkat ketelitian agar dapat menghindari kesalahan dan
error dalam pekerjaannya.