LAPORAN PRAKTIKUM

ELEKTRONIKA DIGITAL

Oleh :
Salma Azizah 10511700000049
Dosen :
Murry Raditya, ST.,MT

DEPARTEMEN TEKNIK INSTRUMENTASI

FAKULTAS VOKASI
INSTITUT TEKNOLOGI SEPULUH NOPEMBER
SURABAYA
2019
 KATA PENGANTAR
Puji syukur kami panjatkan kehadirat Tuhan Yang Maha
Esa yang telah menganugrahkan banyak nikmat sehingga
kami dapat menyusun Proposal Final Project Mata Kuliah
Teknologi Sensor Tranduser ini dengan baik. Proposal ini
berisi tentang rangkaian sensor cahaya berbasis photodioda .
Proposal ini kami susun secara cepat dengan bantuan dan
dukungan berbagai pihak yang telah berkontribusi secara
maksimal. Oleh karena itu kami sampaikan terima kasih atas
waktu, tenaga dan fikirannya yang telah diberikan. Dalam
penyusunan proposal ini, kami menyadari bahwa proposal
ini masih jauh dari kata sempurna. Sehingga kami selaku
penyusun sangat mengharapkan kritik dan saran yang
membangun dari pembaca sekalian. Akhir kata Semoga
proposal ini dapat memberikan manfaat untuk kelompok
kami khususnya, dan masyarakat Indonesia umumnya.
Surabaya 30 April 2019

Penyusun
 ABSTRAK
Rangkaian digital adalah rangkaian yang merepresentasikan
sinyal masukan maupun keluarannya dengan menggunakan
logika nilai diskrit. Logika nilai diskrit sendiri terdiri dari 2
kondisi yaitu kondisi di mana sebuah rangkaian bernilai 0
disebut sebagai kondisi LOW dan kondisi di mana sebuah
rangkaian bernilai 1 disebut sebagai kondisi HIGH .Pada
praktikum kali ini praktikan akan merancang desain
rangkaian digital dengan menggunakan bahasa VHDL.
Kemudian disimulasikan dan diimplementasikan kedalam
Board FPGA ALTERA DE1 atau DE2 dan Model Sim.
DAFTAR ISI
DAFTAR GAMBAR
DAFTAR TABEL
 BAB I
PENDAHULUAN
1.1 Latar Belakang
Perancangan fungsi logika dapat dilakukan
dengan setidaknya dua cara, yaitu secara manual
maupun digital. Perancangan digital dapat
dilakukan di berbagai macam target, salah
satunya adalah FPGA. FPGA, atau dikenal juga sebagai
field-programmable gate array, merupakan sebuah
device yang dapat mengimplementasikan fungsi logika
berulang kali. Pada percobaan ini, perancangan rangkaian
dibantu dengan dua piranti lunak tambahan, yaitu
ALTERA QUARTUS II dan ModelSim.
Ada sedikitnya dua cara dalam melakukan
perancangan digital, yaitu menggunakan bahasa
VHDL maupun pendekatan secara skematik.
Dengan mendesain rangkaian full-adder, 4-bit ripple
carry adder, maupun 4-bit adder menggunakan berbagi
metoda, diharapkan dasar-dasar perancangan rangkaian
digital dapat dikuasai dengan baik.
1.2 Rumusan Masalah
1.3 Tujuan
 BAB II
DASAR TEORI
2.1 FPGA
FPGA (Field Programable Gate Array) adalah
gerbang gerbang digital dimana interkoneksi antar
masing masing gerbang tersebut dapat dikonfigurasi
antara satu sama lainnya, dan dapat dirancang sesuai
dengan keinginan dan kebutuhan user atau pemakai
tanpa melalui tahap burn. FPGA juga bisa dibilang
permodelan atau prototyping karena mempunyai
software simulasinya yaitu Xilinx, FPGA juga bisa
dibilang processor atau embedeed controller.

Gambar 2. 1 FPGA

2.1.1 Penggunaan FPGA

1. ASIC & Costum Silikon (yang ada pada trafo)
2. DSP (Digital Signal Processing) ( Microprocesor)
3. Embeded Mikrokontroller
4. Fisical Layer Communication (protocol/NIC), GLU
antara layer fisik dan protocol (menjembatani antara
fisical layer dan fisical protocol )
5. Record Configurable Computing
- Untuk akselerasi hardware
 - Simulasi hardware
2.1.2 Sifat FPGA
1. Dapat diprogram berkali kali (record)
2. Dapat didownload dlm rogram berkali kali
3. Bersifat volatile (tergantung catu daya)
4. Hampir semua rangkaian terimplementasi dalam
chip
5. Murah
2.2 VHDL
VHDL merupakan sebuah bahasa pemrograman
yang digunakan untuk
mendeskripsikan hardware. VHDL merupakan
singkatan dari VHSIC (Very High Speed Integrated
Circuit) Hardware Description Language. Versi
pertamanya adalah VHDL 87 yang kemudian diperbarui
lagi dan disebut VHDL 93. VHDL merupakan bahasa
pendeskripsian hardware pertama yang distandardisasi
oleh Institute of Electrical and electronics
Engeneers, melaui standard IEEE 1076. Kemudian
sebuah standard tambahan, IEEE 1164 untuk
mengenalkan nilai system logic. Manfaat utama dari
VHDL ketika digunakan untuk mendesain sebuah sistem
adalah kemampuannya untuk memodelkan sistem
tersebut serta mensimulasikannya sebelum synthesis
tools mentranslasikannya ke hardware.
2.3 Verilog
Verilogâ HDL merupakan bahasa pemrograman yang
digunakan untuk mendesain perangkat-keras atau IC,
khususnya sistem digital saja yang akan dibahas disini.
Contoh aplikasi yang bisa dibuat dengan bahasa ini
yaitu: gerbang-gerbang logika sederhana (AND, OR,
NAND, NOT, dll), Flip-flop, Counter, sampai sistem
 digital yang komplek seperti memori, mikroprosessor,
digital signal processing dll. Disini tidak akan dibahas
mengenai perangkat-perangkat keras tersebut secara
mendetail, silahkan para pembaca mencari buku-buku
lain yang membahas ini secara khusus.
Verilog mempunyai kelebihan dibandingkan dengan
VHDL (Very High Speed Hardware Description
language) yang sudah lebih dahulu munculnya. Diantara
kelebihannya adalah:
 Verilog mempunyai kecepatan running lebih cepat
dibandingkan VHDL, karena Verilog dibangun dari
bahasa C yang merupakan bahasa aras menengah setelah
bahasa assembly sedangkan VHDL dibangun
menggunakan bahasa PASCAL.
 Verilog mempunyai kode-kode pemrograman yang
lebih sederhana dan lebih mudah dipahami dibandingkan
VHDL.
2.4 Software Altera Quartus

Gambar 2. 2 Software Altera Quartus

 Quartus merupakan sebuah software yang digunakan
untuk membuat simulasi rangkaian logika secara digital
dengan memanfaatkan bahasa deskripsi yaitu VHDL
ataupun Verilog. Sebenarnya tidak hanya Quartus yang
dapat digunakan untuk membuat simulasi rangkaian
logika digital, namun ada beberapa software lain yang
dapat digunakan, contohnya adalah Xilinx, Multisim,
Model-Sim dan sebagainya.

adalah
digunakan
hasil
mensimulasikan
ModelSim
tooluntuk
2.5 Modelsimyang
Modelsim adalah tool yang digunakan untuk
mensimulasikan hasil design HDL, Dengan melakukan
simulasi rangkaian dapat terferivikasi fungsinya.
2.6 ASIC (Application Specific Integrated Circuit)
ASIC (application specific integrated circuit) adalah
microchip atau semikonduktor yang dirancang untuk
aplikasi dengan fungsi yang sangat spesifik atau CPU
untuk keperluan khusus sesuai dengan tujuan chip
tersebut dibuat. ASIC biasanya digunakan pada produk
elektronik seperti kamera, handycam, printer, switch dan
lain-lain. Rancangan ASIC melibatkan banyak fungsi
dari sebuah library dan mengintegrasikannya kedalam
sebuah sirkuit, dan biasanya didesain dalam format
full custom design. Dengan menggunakan format ini ada
beberapa keuntungan yang didapatkan, antara lain
penggunaan area yang lebih sedikit, peningkatan
performa serta kemampuan pengintegrasian dengan
komponen analog. ASIC modern saat ini biasanya terdiri
dari processor 32-bit, blok memori
seperti ROM, RAM, EEPROM, dan Flash serta
komponen lainnya.
2.6.1 Prinsip kerja

Prinsip kerja chip ASIC pada umumnya sama dengan

cara kerja IC lainnya yaitu dengan menggunakan sel
logika, yang merupakan suatu entitas dalam elektronika
dan matematika boolean yang mengubah satu atau
beberapa masukan logik menjadi sebuah sinyal keluaran
logik. Sel logika biasanya diimplementasikan secara
elektronis menggunakan dioda atau transistor, akan tetapi
dapat pula dibangun menggunakan susunan komponen-
komponen yang memanfaatkan sifat-sifat
elektromagnetik (relay). Tiap-tiap sel logika mempunyai
beberapa jumlah masukan. Biasanya berjumlah dua
hingga 10 masukan. Sel-sel logika juga mempunyai
keluaran yang berjumlah satu atau dua, tergantung dari
jenis fungsinya.

Sel logika dan komponen lainnya disusun sedemikian

rupa sehingga bisa digunakan untuk keperluan khusus
sesuai dengan tugas yang dikerjakannya, dan instruksi
yang ditempatkan pada chip tersebut adalah instruksi
yang benar-benar bermanfaat dengan tugas yang akan
dilaksanakannya. Akibatnya, tentu biaya dari teknologi
tersebut akan lebih rendah, baik dari segi perancangan
maupaun proses pabrikasi, sehingga lebih bernilai
ekonomis dan powerful.
 BAB III
METODOLOGI
3.1 Peralatan Praktikum
Adapun peralatan yang digunakan pada praktikum
elektronika digital ini yaitu sebagai berikut :
1. Laptop
2. Software Altera Quartus II v13.0 & Altera USB
Driver
3. Software Model Sim
4. FPGA
5. Modul Praktikum Elektronika Digital
3.2 Langkah Langkah Praktikum P1
1. Membuat project baru di Altera Quartus dengan
device family Cyclone ii, Device EP2C20F484C7
2. Setelah itu membuat new Verilog HDL file dengan
nama SWLED
3. setting file SWLED menjadi top level entity
4. setelah itu coding file SWLED sebagai berikut

Gambar 3. 1 File SWLED

5. Import file assignment DE1 ke dalam project tersebut.

6. Start Compilation project tersebut
7. Setelah selesai di compile, kita dapat mengambil data
dari project tersebut dengan menyambungkan dengan
usb blaster.
8. Masuk ke percobaan pembuatan test bench dan
simulasi di model sim
9. pertama kita membuat project baru dengan nama
roti di quartus seperti saat membuat project SWLED
10. dalam project roti tersebut kita membuat 3 file
baru dengan design Verilog HDL diantaranya isiand,
isior dan roti.

Gambar 3. 2 File Project Roti

11. Berikut coding dari isiand

Gambar 3. 3 isiand

12. Berikut coding dari isior

 Gambar 3. 4 isior

13. berikut coding dari roti

Gambar 3. 5 roti

14. set file roti sebagai top level entity

15. buat file Verilog HDL baru dengan nama test
bench

Gambar 3. 6 Test Bench

16. Buka software Model Sim
17. buat project baru dengan nama coba
18. click add existing file dan impor file isiand, isior,
roti dan tes roti yang sudah dibuat di quartus

Gambar 3. 7 New project di model sim

19. Compile semua file yang sudah di import ke dalam

model sim hingga muncul tanda centang di samping
file tersebut

Gambar 3. 8 Compile All File

 20. Start Simulasi program tersebut
21. Expand work dan pilih testbench lalu klik Ok

Gambar 3. 9 Highlight The Test Bench

22. Klik kanan pada test roti dan pilih add wave untuk
menampilkan gelombang

Gambar 3. 10 Wave pada model Sim

3.3 Langkah Langkah Praktikum P2

Adapun prosedur percobaan pada praktikum
Eletronika Digital ini adalah sebagai berikut :
3.2.1 introduction to Quartus II Programming
Environment
3.2.2 Modelsim and a testbench with Verilog
3.2.3 Design Methodology (Hierarchy)
1) A Simple Combination Logic #1
a. Project baru pada Altera Quartus dibuat
dengan nama project sesuai keinginan
(disarankan menggunakan nama sendiri).
b. 4 file Verilog HDL dibuat dengan nama TES,
HIRARKI, AND21, EXOR. Atur TES
sebagai top-level intity.
c. File DE2_pin_assignment.csv. diimport pada
project tersebut.
d. File AND21, EXOR, HIRARKI, TES dibuat.

Gambar 3. 11 File AND21

Gambar 3. 12 File EXOR

Gambar 3. 13 File HIRARKI

 Gambar 3. 14 File TES

e. Start compilation project tersebut.

f. Verifikasi design yang telah dibuat dengan
Tools – Netlist – Viewers – RTL Viewer
hingga muncul gambar berikut.

Gambar 3. 15 RTL Viewer

g. Double-click HIRARKI, EXOR, dan AND21

hingga muncul seperti gambar berikut.

Gambar 3. 16 Hierarchy View

h. Tutup RTL Viewer dan sambungkan laptop
dengan USB Blaster.
i. Buka Tools – Programmer kemudian start
program.
2) A Simple Logic #2
a. Project baru pada Altera Quartus dibuat
dengan nama project sesuai keinginan
(disarankan menggunakan nama sendiri).
b. 4 file Verilog HDL dibuat dengan nama
LOGIC2, HIRARKI, AND21, OR21,
NOT11. Atur LOGIC2 sebagai top-level
intity.
c. File DE2_pin_assignment.csv. diimport
pada project tersebut.
d. File AND21, OR21, NOT11, HIRARKI,
LOGIC2 dibuat.

Gambar 3. 17 File AND21

Gambar 3. 18 File OR21

Gambar 3. 19 File NOT11

 Gambar 3. 20 File HIRARKI

Gambar 3. 21 File LOGIC2

e. Start compilation project tersebut.

f. Verifikasi design yang telah dibuat
dengan Tools – Netlist – Viewers – RTL
Viewer hingga muncul gambar berikut.

Gambar 3. 22 RTL Viewer LOGIC2

g. Tutup RTL Viewer dan sambungkan

laptop dengan USB Blaster.
h. Buka Tools – Programmer kemudian
start program.
 BAB IV
ANALISA DATA
4.1 Analisis Data P1

Gambar 4. 1 Data Praktikum 1 di FPGA

Gambar 4. 2 Model Sim P1.1 Gambar 4. 3 Model Sim P1.2

Gambar 4. 4 Model Sim P1.3 Gambar 4. 5 Model Sim P1.4

Dari pengambilan data di FPGA dan Model Sim didapat kan
data table kebenaran sebagai berikut ini :
In1 In2 In3 Out1 Out2 Out3
1 0 1 0 0 1
1 1 1 1 1 1
0 0 1 0 0 1
0 1 1 0 1 1
Tabel 4. 1 Tabel Kebenaran Percobaan P1

4.1.1 Pembahasan P1
4.2 Analisis Data P2

Gambar 4. 6 Simulasi Percobaan Pertama di FPGA (a)

Gambar 4. 7 Simulasi Percobaan Pertama di FPGA (b)

Gambar 4. 8 Simulasi Percobaan Pertama di FPGA (c)

Gambar 4. 9 Simulasi Percobaan kedua di FPGA (a)

Gambar 4. 10 Simulasi Percobaan kedua di FPGA (b)

 X1 X2 Y1 Y2
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
Tabel 4. 2 Tabel Kebenaran Percobaan Pertama P2
X1 X2 X3 F
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
Tabel 4. 3 Tabel kebenaran percobaan kedua P2

4.2.1 Pembahasan P2
Pada praktikum P2 kali ini terdapat dua percobaan,
dimana kedua percobaan tersebut menggunakan FPGA
DE2. Project pertama “TES” dibuat menggunakan Altera
Cyclone II Family Device EP2C35F672C6. Project TES
berisi 4 file .v diantaranya TES,HIRARKI,AND21 dan
EXOR.
module AND21( module EXOR(

input in1,in2, input in1,in2,

output Out output outxor

); );

assign Out = in1&in2; assign outxor = in1^in2;

endmodule endmodule
 module HIRARKI( module TES(
input x1,x2, input[3:0]SW,
output y1,y2 output[9:0]LEDR,
); output[7:0]LEDG
AND21 u1( );
.in1(x1), HIRARKI processor(
.in2(x2), .x1(SW[0]),
.Out(y1) .x2(SW[1]),
); .y1(LEDG[0]),
EXOR u2( .y2(LEDG[1]),
.in1(x1), );
.in2(x2), assign LEDR = SW;
.outxor(y2) endmodule
);

endmodule

Setelah selesai membuat 4 file .v , keempat file tersebut di

compile untuk menguji jika ada error pada project tersebut.
Jika compile success, tahap selanjutnya kita bisa melihat
rangkaian tersebut menggunakan RTL Viewer. Setelah
sudah sesuai, lanjut mencoba di FPGA untuk menemukan
table kebenaran dari rangkaian tersebut. Dari percobaan di
FPGA,pertama di dapatkan saat input pertama dan input
kedua off maka 2 LED output akan mati.. kedua , saat input
pertama off dan input kedua on maka input LED pertama
akan mati dan yang kedua nyala. Ketiga, saat input pertama
on dan input kedua off maka output LED pertama akan mati
dan output LED kedua akan nyala. Keempat, saat kedua
input posisi on maka output LED pertama akan nyala dan
LED kedua akan mati.
Project Kedua “LOGIC2”. dibuat menggunakan
Altera Cyclone II Family Device EP2C35F672C6. Project
“LOGIC2” berisi 5 file .v diantaranya
LOGIC2,HIRARKI,AND21,OR21,dan NOT11.
module AND21( module OR21(

input in1,in2, input in1,in2,

output out output out

); );

assign out = in1&in2; assign out = in1|in2;

endmodule endmodule

module NOT11(

input in1,

output out

);

assign out = ~in1;

endmodule
module HIRARKI( module LOGIC2(

input x1,x2,x3, input[2:0]SW,

output f output[0:0]LEDG

); );

wire w1,w2,w3; HIRARKI processor(

.x1(SW[0]),

AND21 u1( .x2(SW[1]),

.in1(x1), .x3(SW[2]),

.in2(x2), .f(LEDG[0])

.out(w1) );

); endmodule

NOT11 u3(

.in1(x2),

.out(w3)

);

AND21 u2(

.in1(w3),

.in2(x3),

.out(w2)

);

OR21 u4(

.in1(w1),

.in2(w2),

.out(f)

);

endmodule
Setelah selesai membuat 5 file .v , ke lima file tersebut di
compile untuk menguji jika ada error pada project tersebut.
Jika compile success, tahap selanjutnya kita bisa melihat
rangkaian tersebut menggunakan RTL Viewer. Setelah
sudah sesuai, lanjut mencoba di FPGA untuk menemukan
table kebenaran dari rangkaian tersebut. Dari percobaan di
FPGA,pertama, di dapatkan saat ketiga input mati maka
output LEDnya akan mati. Kedua, saat input ketiga on dan
kedua input lainnya off maka Outputan LEDnya akan nyala.
Ketiga, saat input kedua on dan kedua input lainnya off
maka Outputan LEDnya akan mati. Keempat saat input 2
dan 3 dalam posisi on maka outputan LEDnya akan mati.
 BAB V
PENUTUP
DAFTAR PUSTAKA