FOTO

MODUL 9 PENCACAH

Rehan Pinanda Prasetia (2210631160064)

Asisten: Regita Aulia Safitri, Tyo Bima Pratama
Tanggal Percobaan: 27/10/2023
TLE61617-PRAKTIKUM SISTEM DIGITAL
Laboratorium Dasar Teknik Elektro – Fakultas Teknik Unsika

Abstrak
2. STUDI PUSTAKA
Praktikum Modul 9 berisi tentangng rangkaian pencacah.
Rangkaian pencacah adalah suatu rangkaian logika atau 2.1 FPGA
perangkat elektronik yang digunakan untuk menghitung atau
melacak perubahan dalam jumlah pulsa atau kejadian Field-Programmable Gate Array (FPGA) adalah
tertentu. Pada praktikum modul 9 terdapat 3 pecobaan yang sebuah IC digital yang sering digunakan untuk
dilakukan yaitu membuat rangkaian Rangkaian Pencacah mengimplementasikan rangkaian digital. FPGA
Asynchronus Mod 10, Pencacah Asynchronus Mod 16, berbentuk komponen elektronika dan
Prestable Counter. Setelah dilaksanakannya praktikum, semikonduktor yang terdiri dari komponen
praktikan diharapkan dapat mengenal dan prinsip kerja gerbang terprogram (programmable logic) dan
rangkaian pencacah serta praktikan dapat menggunakan sambungan terprogram (interkoneksi). Altera DE 1
rankaian tersebut. adalah salah satu contoh FPGA.

Kata kunci: Pencacah, IC, Quartus, Altera
1. PENDAHULUAN
Pada praktikum modul 9, praktikan akan membuat
rangkaian pencacah pada aplikasi Quartus II dan
akan dilakukan uji coba pada perangkat Altera DE
1. Sebuah pencacah (counter) adalah suatu
rangkaian logika atau perangkat elektronik yang
digunakan untuk menghitung atau melacak
perubahan dalam jumlah pulsa atau kejadian
tertentu. Pencacah dapat digunakan dalam
berbagai aplikasi, termasuk dalam sirkuit digital,
peralatan pengukuran, komputer, dan banyak
aplikasi lainnya. Pencacah dapat menghitung ke
atas (up counter) atau ke bawah (down counter),
dengan output yang mencerminkan nilai yang
dihitung. Dalam konteks yang lebih luas, istilah
"pencacah" dapat merujuk kepada berbagai jenis
perangkat yang digunakan untuk menghitung atau
melacak sesuatu, baik dalam dunia elektronik
maupun aplikasi lainnya. Tujuan dilaksanakannya
praktikum adalah Praktikan dapat mengenal dan
prinsip kerja rangkaian pencacah serta praktikan
dapat menggunakan rankaian tersebut.
Terdapat 3 percobaan yang dilakukan pada
praktikum modul 9 yang isinya membuat
Rangkaian Pencacah Asynchronus Mod 10,
Pencacah Asynchronus Mod 16, Prestable Counter.
Komponen gerbang terprogram yang dimiliki
meliputi jenis gerbang logika biasa (AND, OR,
NOT) maupun jenis fungsi matematis dan
kombinatorik yang lebih kompleks, seperti decoder,
adder, subtractor, multiplier, dll. Blok-blok
komponen di dalam FPGA bisa juga mengandung
elemen memori (register) mulai dari flip-flop
sampai pada RAM (Random Access Memory).
Pengertian terprogram (programmable) dalam
FPGA adalah mirip dengan interkoneksi saklar
dalam breadboard yang bisa diubah oleh pembuat
desain sesuai kebutuhan pengguna. Dalam FPGA,
interkoneksi ini bisa diprogram kembali oleh
pengguna maupun pendesain di dalam lab atau
lapangan (field). Oleh karena itu jajaran gerbang
logika (Gate Array) ini disebut field-programmable.
Jenis gerbang logika yang bisa diprogram meliputi
semua gerbang dasar untuk memenuhi kebutuhan
yang manapun.
2.2 QUARTUS II
Quartus II merupakan sebuah software yang
digunakan untuk membuat simulasi rangkaian
logika secara digital dengan memanfaatkan bahasa
Pemograman yaitu VHDL ataupun Verilog, dan
dapat juga digunakan dengan pembuatan gerbang
logika secara visual melalui diagram skematik.
Software yang keluaran dari Altera ini, dapat
melakukan analysis dan synthesis untuk desain,
HDL, compling desain, analisis diagram
pewaktuan, pengetesan reaksi desain kepada
beberapa stimulus yang berbeda, dan lain-lain.

1
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
2.3 MODELSIM
ModelSim adalah software simulator multi-bahasa
HDL yang dibuat oleh Mentor Graphics. ModelSim
digunakan untuk simulasi Bahasa deskripsi
perangkat keras seperti VHDL, Verilog, dan
SystemC. ModelSim dapat digunakan secara
independent atau bersamaan dengan Intel Quartus
Prime, Xilinx ISE, atau Xilinx Vivado. Simulasi
dilakukan menggunakan interface grafis (GUI)
atau secara otomatis menggunakan skrip.
2.4 VHDL
Simulasi VHDL merupakan sebuah bahasa
pemrograman yang digunakan untuk
mendeskripsikan hardware. VHDL merupakan
singkatan dari VHSIC (Very High-Speed Integrated
Circuit) Hardware Description Language.
- Pencacah sinkron atau paralel adalah
rangkaian pencacah yang melakukan ccacahan
secara serentak atau simultan, hal ini
dikarenakan semua FF dipicu oleh satu sumber
clock yang sama.namun pada pencacah
singkron dibutuhkan beberapa penambahan
rangkaian logika untuk mengontrol kerja
masing masing FF.
Sebagaimana dengan rangkaian sekuensial yang
lain, untuk menyusun pencacah digunakan flip
flop.pencacah digunakan dalam sistem digital
yang ekstrim . pencacah dapat digunakan untuk
menghitung banyaknya detak pulsa dalam waktu
yang tersedia (pengukuran frekuensi) pencacah
dapat digunakan untuk membagi frekuensi dan
penyimpan data seperti dalam detak digital dan
pencacah juga dapat digunakan dalam pengurutan
alamat dan dalam beberapa rangkaian aritmatika

2.5 PENCACAH 3. METODOLOGI

Pencacah merupakan rangkaian elektronika digital Peralatan yang digunakan pada praktikum kali ini
yang penting. pencacah merupakan rangkaian adalah sebagai berikut.
logika pengurut. hal ini jelas karena pencacah
membutuhkan karakteristik memori,dan pewaktu 1. Laptop
memgang peranan yang penting pencacah digital 2. Aplikasi Quartus II
counters mempunyai karakteristik penting yaitu 3. Altera DE 1
sebagai berikut :
3.1 PERCOBAAN 1
A. Jumlah hitungan maksimum (modulus
pencacah) Pada percobaan 1, praktikan akan membuat
Rangkaian Pencacah Asynchronus Mod 10. Berikut
Pencacah modulo (MOD) adalah suatu pencacah
adalah diagram pengerjaan percobaan 1.
yang banyaknya cacahan sejumlah modulo
tertentu , pencacah mod dapat melakukan cacahan
maksimal sejumlah 2 dengan N adalah banyaknya
FF . kita dapat melakukan modifikasi terhadap
pencacah tersebut sehingga dapat melakukan Susun Simulasi Atur Pin
pencacahan sejumlah kurang dari 2. rangkaian waveform Planner
B. Menghitung turun atau naik asinkron
- Pencacah turun asinkron adalah pencacah
asinkron yang melakukan cacahan secara turun Unggah ke
Uji coba Kompilasi
mulai dari cacahan tertinggi hingga logika Altera DE 1
cacahan 0.
- Pencacah naik asinkron adalah pencacah
yang melakukan cacahan naik dimulai dari 0 Analisis
hingga cacahan tertinggi sesuai jumlah FF JK. Hasil

C. Operasi sinkron atau asinkron

- Pencacah asinkron atau dikenal juga Gambar 3.1-1 Diagram M9P1
sebagai pencacah riak dapat dibangun beberapa
FF JK setiap masukan j dan k diberikan logika 1 Berikut adalah rangkaian yang digunakan pada
secara permanen hingga FF JK tersebut akan percobaan 1 modul 9.
melakukan toggle saat sinyal clock aktif tiba .

2
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
 3.3 PERCOBAAN 3
Pada percobaan 1, praktikan akan membuat
Rangkaian Pencacah Asynchronus Mod 16. Berikut
adalah diagram pengerjaan percobaan 2.

Susun Simulasi Atur Pin

rangkaian waveform Planner

Gambar 3.1-2 Rangkaian M9P1

Unggah ke
3.2 PERCOBAAN 2 Uji coba Kompilasi
Altera DE 1
Pada percobaan 1, praktikan akan membuat
Rangkaian Pencacah Asynchronus Mod 16. Berikut
adalah diagram pengerjaan percobaan 2.
Analisis
Hasil

Susun Atur Pin

rangkaian Planner Gambar 3.3-1 Diagram M9P3

Berikut adalah rangkaian yang digunakan pada

percobaan 3 modul 9.

Unggah ke
Kompilasi
Altera DE 1

Gambar 3.3-2 Rangkaian M9P2

Analisis
Uji coba
Hasil
4. HASIL DAN ANALISIS
Gambar 3.2-1 Diagram M9P2
4.1 PERCOBAAN 1
Berikut adalah rangkaian yang digunakan pada Pada percobaan 1, Setelah dilakukan praktikum
percobaan 2 modul 9. didapat hasil rangkaian awal, waveform, pin planner
dan rangkaian akhir seperti pada gambar dibawah

Gambar 4.1-1 Rangkaian Awal M9P1

Gambar 3.2-2 Rangkaian M9P2

3
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
 0 0 0 1 1 3

1 0 0 1 1 3

0 0 1 0 0 4

1 0 1 0 0 4

0 0 1 0 1 5
Gambar 4.1-2 Waveform M9P1
1 0 1 0 1 5

0 0 1 1 0 6

1 0 1 1 0 6

0 0 1 1 1 7

1 0 1 1 1 7

0 1 0 0 0 8
Gambar 4.1-3 Pin Planner M9P1
1 1 0 0 0 8

0 1 0 0 1 9

1 1 0 0 1 9

Pencacah asinkron mod 10 adalah suatu rangkaian

logika yang dapat menghitung jumlah pulsa input
yang diberikan dalam bentuk sinyal biner (QA, QB,
QC, dan QD) untuk menghasilkan suatu angka
desimal antara 0 hingga 9.
Gambar 4.1-4 Rangkaian Akhir M9P1 Pada tabel kebenaran, ada 5 input yang digunakan:
Setelah melakukan pengunggahan dan dilakukan CP (Clock Pulse) sebagai sinyal clock yang
uji coba pada perangkat Altera DE 1, didapatlah mengatur perubahan status pencacah, QA, QB, QC,
hasil tabel kebenaran seperti pada tabel dibawah dan QD sebagai input yang merupakan nilai-nilai
ini. biner yang akan dihitung.
Ada juga 2 output: QA, QB, QC, dan QD sebagai
Tabel 4.1-1 Tabel kebenaran M9P1
nilai-nilai biner yang digunakan untuk
menghitung pencacah, dan 7-S sebagai output
CP QD QC QB QA 7-S
desimal.
0 0 0 0 0 0 Pada awalnya, semua output (QA, QB, QC, QD)
diatur ke nilai 0. Ketika CP adalah 0, tidak ada
1 0 0 0 0 0 perubahan pada output. Ketika CP menjadi 1,
maka akan terjadi perubahan pada output sesuai
0 0 0 0 1 1 dengan tabel kebenaran berikut:
• Jika QA, QB, QC, dan QD adalah 0000, maka
1 0 0 0 1 1
output (QA, QB, QC, QD) akan tetap 0000 dan
7-S akan tetap 0.
0 0 0 1 0 2
• Jika QA, QB, QC, dan QD adalah 0001, maka
output (QA, QB, QC, QD) akan tetap 0001 dan
1 0 0 1 0 2
7-S akan tetap 1.

4
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
 • Jika QA, QB, QC, dan QD adalah 0010, maka
1 0 0 0 0 0
output (QA, QB, QC, QD) akan menjadi 0010
dan 7-S akan menjadi 2.
0 0 0 0 1 1
• Jika QA, QB, QC, dan QD adalah 0011, maka
output (QA, QB, QC, QD) akan menjadi 0011
1 0 0 0 1 1
dan 7-S akan menjadi 3.
• Proses ini berlanjut sesuai dengan kondisi
0 0 0 1 0 2
input.
Jadi, pencacah asinkron mod 10 akan menghitung 1 0 0 1 0 2
jumlah pulsa input yang diberikan dan mengubah
outputnya sesuai dengan tabel kebenaran yang 0 0 0 1 1 3
diberikan. Setelah mencapai nilai 9 (1001),
pencacah akan kembali ke 0 (0000) dan proses akan 1 0 0 1 1 3
diulang kembali. Output 7-S akan mencerminkan
angka desimal yang dihitung oleh pencacah 0 0 1 0 0 4
tersebut.
1 0 1 0 0 4
4.2 PERCOBAAN 2
0 0 1 0 1 5
Pada percobaan 2, Setelah dilakukan praktikum
didapat hasil pin planner dan rangkaian akhir 1 0 1 0 1 5
seperti pada gambar dibawah
0 0 1 1 0 6

1 0 1 1 0 6

0 0 1 1 1 7

1 0 1 1 1 7

0 1 0 0 0 8

Gambar 4.2-1 Pin Planner M9P2 1 1 0 0 0 8

0 1 0 0 1 9

1 1 0 0 1 9

0 1 0 1 0

1 1 0 1 0

0 1 0 1 1

Gambar 4.2-2 Rangkaian Akhir M9P2 1 1 0 1 1

Setelah melakukan pengunggahan dan dilakukan
uji coba pada perangkat Altera DE 1, didapatlah 0 1 1 0 0
hasil tabel kebenaran seperti pada tabel dibawah
ini. 1 1 1 0 0
Tabel 4.2-1 Tabel kebenaran M9P2
0 1 1 0 1
CP QD QC QB QA 7-S
1 1 1 0 1
0 0 0 0 0 0
0 1 1 1 0

5
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
 1 1 1 1 0

0 1 1 1 1 Off

1 1 1 1 1 Off

0 0 0 0 0 0

Pencacah asinkron mod 16 adalah suatu rangkaian

logika yang dapat menghitung jumlah pulsa input
Gambar 4.3-1 Waveform M9P3
dalam bentuk sinyal biner (QA, QB, QC, dan QD)
untuk menghasilkan suatu angka desimal antara 0
hingga 15 (dalam notasi heksadesimal, 0 hingga F).
Pada tabel kebenaran, ada 5 input yang digunakan:
CP (Clock Pulse) sebagai sinyal clock yang
mengatur perubahan status pencacah, dan QA, QB,
QC, dan QD sebagai input yang merupakan nilai-
nilai biner yang akan dihitung. Ada juga 1 output
heksadesimal (7-S) yang digunakan untuk
menggambarkan output desimal atau
heksadesimal, sesuai dengan angka yang dihitung
oleh pencacah.
Gambar 4.2-2 Pin Planner M9P3
Pada awalnya, semua output (QA, QB, QC, QD)
diatur ke nilai 0, dan 7-S diatur ke nilai 0. Ketika CP
adalah 0, tidak ada perubahan pada output. Ketika
CP menjadi 1, maka akan terjadi perubahan pada
output sesuai dengan tabel kebenaran berikut:
• Jika QA, QB, QC, dan QD adalah 0000,
maka output (QA, QB, QC, QD) akan tetap
0000 dan 7-S akan tetap 0.
• Jika QA, QB, QC, dan QD adalah 0001,
maka output (QA, QB, QC, QD) akan tetap
0001 dan 7-S akan tetap 1. Gambar 4.3-3 Rangkaian Akhir M9P3
• Proses ini berlanjut sesuai dengan kondisi
Setelah melakukan pengunggahan dan dilakukan
input.
uji coba pada perangkat Altera DE 1, didapatlah
Ketika nilai QA, QB, QC, dan QD mencapai 1111, hasil tabel kebenaran seperti pada tabel dibawah
yang sesuai dengan angka 15 dalam desimal, maka ini.
output (QA, QB, QC, QD) akan kembali ke 0000 Tabel 4.3-1 Tabel kebenaran M9P3
dan 7-S akan mencerminkan angka 0 hingga 15
dalam notasi heksadesimal sesuai dengan angka CP QD QC QB QA 7-S
yang dihitung oleh pencacah.
0 0 1 0 1 5
4.3 PERCOBAAN 3
Pada percobaan 1, Setelah dilakukan praktikum 1 0 1 0 1 5
didapat hasil waveform, pin planner dan rangkaian
akhir seperti pada gambar dibawah 0 0 1 1 0 6

1 0 1 1 0 6

0 0 1 1 1 7

1 0 1 1 1 7

0 1 0 0 0 8

6
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
 Pada awalnya, nilai-nilai output QA, QB, QC, dan
1 1 0 0 0 8
QD diatur sesuai dengan kondisi awal yang
diberikan pada tabel kebenaran. Ketika CP adalah
0 1 0 0 1 9
0, nilai-nilai output akan tetap tidak berubah,
meskipun sinyal clock berhenti. Ketika CP menjadi
1 1 0 0 1 9
1, output akan berubah sesuai dengan tabel
kebenaran. Misalnya, ketika QA, QB, QC, dan QD
0 1 0 1 0
adalah 00101 (angka biner), maka output 7-S akan
menjadi 5 (angka desimal). Ini mengindikasikan
1 1 0 1 0
bahwa nilai hitung saat itu adalah 5. Ketika CP
berhenti kembali ke 0, nilai-nilai output akan tetap
0 1 0 1 1
mempertahankan nilai hitung yang ada. Pada saat
ini, prestable counter akan "mengingat" nilai
1 1 0 1 1
hitungannya bahkan ketika sinyal clock berhenti.
Proses ini akan berlanjut sesuai dengan kondisi
0 1 1 0 0
input. Setiap kali CP menjadi 1, nilai-nilai output
akan diperbarui sesuai dengan nilai hitung yang
1 1 1 0 0
baru. Ketika CP berhenti kembali ke 0, nilai-nilai
output akan tetap mempertahankan nilai hitung
0 1 1 0 1
yang ada, dan prestable counter akan terus
"mengingat" nilai hitungannya hingga sinyal clock
1 1 1 0 1
diberikan lagi.
0 1 1 1 0 Dengan demikian, prestable counter adalah jenis
pencacah yang memiliki kemampuan untuk
1 1 1 1 0 mengingat nilai hitungannya bahkan ketika sinyal
clock tidak aktif, dan akan terus memperbarui nilai
0 1 1 1 1 Off hitungnya sesuai dengan kondisi input setiap kali
sinyal clock aktif.
1 1 1 1 1 Off
5. KESIMPULAN
0 0 0 0 0 0
Pada percobaan 1, Praktikan telah membuat
rangkaian pencacah asinkronus mod 10. Pencacah
1 0 0 0 0 0
asinkron mod 10 akan menghitung jumlah pulsa
input yang diberikan dan mengubah outputnya
0 0 0 0 1 1
sesuai dengan tabel kebenaran yang diberikan.
Setelah mencapai nilai 9 (1001), pencacah akan
1 0 0 0 1 1
kembali ke 0 (0000) dan proses akan diulang
kembali.
0 0 0 1 0 2
Pada percobaan 2, Praktikan telah membuat
1 0 0 1 0 2 rangkaian pencacah asinkronus mod 16. Pencacah
asinkron mod 16 adalah suatu rangkaian logika
0 0 0 1 1 3 yang dapat menghitung jumlah pulsa input dalam
bentuk sinyal biner (QA, QB, QC, dan QD) untuk
1 0 0 1 1 3 menghasilkan suatu angka desimal antara 0 hingga
15 (dalam notasi heksadesimal, 0 hingga F).
0 0 1 0 0 4 Pencacah asinkron mod 16 memulai dengan nilai
awal 0, dan ketika sinyal clock (CP) aktif, nilai
1 0 1 0 0 4 pencacah akan bertambah satu dengan setiap
loncatan dari 0 hingga 15 dalam notasi
heksadesimal, dengan output (QA, QB, QC, QD)
Prestable counter adalah jenis pencacah yang dapat mencerminkan nilai binernya, dan 7-S
menghitung dan mengingat nilai hitungannya mencerminkan nilai heksadesimal yang dihitung
bahkan jika sinyal clock (CP) berhenti. oleh pencacah. Jika nilai mencapai 15 (1111),
pencacah akan kembali ke 0 (0000) dan siklus ini
akan terus berlanjut.

7
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
Pada percobaan 3, Praktikan telah membuat
rangkaian prestible counter. Prestable counter
adalah jenis pencacah yang memiliki kemampuan
untuk mengingat nilai hitungannya bahkan ketika
sinyal clock tidak aktif, dan akan terus
memperbarui nilai hitungnya sesuai dengan
kondisi input setiap kali sinyal clock aktif.

DAFTAR PUSTAKA
[1] Latifa U., Praktikum Sistem Digital, Universitas
Singaperbangsa Karawang, Karawang, 2021
[2] Adel S. Sedra dan Kennet C. Smith,
Microelectronic Circuits, Oxford University Press,
USA, 1997.
[3] https://p2k.stekom.ac.id/ensiklopedia/FPG
A, diakses pada tanggal 06 Oktober 2023,
19:43 WIB.
[4] https://dennydarlis.staff.telkomuniversity.ac.i
d/files/2021/04/MODUL-4-SISTEM-
DIGITAL-2021-Rev1-15022021.pdf, diakses
pada tanggal 06 Oktober 2023, 19:55 WIB.
[5] https://www.scribd.com/document/3849227
65/teori-umum-vhdl, diakses pada tanggal 06
Oktober 2023, 20:00 WIB.

8
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA