MODUL 3 RANGKAIAN LOGIKA KOMBINASIONAL

Najmi Azzahra Feryputri (13221086)

Asisten: Shelma Mayolaika (13219037)
Tanggal Percobaan: 07/10/2022
EL2102-Praktikum Sistem Digital
Laboratorium Dasar Teknik Elektro - Sekolah Teknik Elektro dan Informatika ITB

Abstrak NOR, NOT umumnya digunakan sebagai blok

Pada praktikum modul 3 Rangkaian Logika Kombinasional
ini praktikan akan mendesain rangkaian sederhana serta
rangkaian BCD 7- segment decoder untuk melihat waktu
delay rangkaian. Rangkaian BCD juga akan
diimplementsikan ke FPGA. Akan dirancang juga sebuah
kalkulator sederhana yang bisa melakukan operasi tambah,
kurang dan membandingkan. Praktikan akan melakukan
simulasi fungsional untuk verifikasi rangkaian dan timing
untuk melihat waktu delay. Praktikan akan merancang 2
rangkaian BCD 7-segment dan 1 kalkulator dengan level
abstraksi yang berbeda. Hasil dari percobaan cukup baik.
Kata kunci: delay, 7-Segment, decoder, FPGA,
abstraksi,
1. PENDAHULUAN
Percobaan pada modul ini secara umum bertujuan
agar praktikan dapat merancang rangkaian logika
kombinasional dengan menggunakan Bahasa
VHDL dan skematik serta dapat
mengimplementasikannya pada FPGA. Adapun
tujuan rinci dari modul ini:
1) Mendesain rangkaian sederhana untuk
melihat pengaruh waktu tunda.[1]
pada rangkaian logika kombinasional.
Gambar 2-1 Ilustrasi rangkaian logika kombinasional[3]
2.2 BCD 7 SEGMENT DECODER
Rangkaian ini digunakan untuk mengkonversikan
suatu nilai desimal terkode biner (BCD) ke pola
segmen yang sesuai pada display 7‐segmen.
Karena nilai BCD adalah angka 4‐bit pada
jangkauan 0‐9, bagaimana kita memperlakukan
nilai 10‐15(don’t care atau tidak) akan berpengaruh
pada desain kita.[1] Pada percobaan kali ini, nilai
10-15 akan diperlakukan sebagai don’t care
sebagaimana ditunjukkan tabel pada gambar 2-2
(c). 7‐segmen biasanya diidentifikasi dalam
industri menggunakan huruf a‐g seperti pada
Gambar 2-2.[1] Perlu diingat dalam impelementasi
ke FPGA sinyal I/O bersifat active LOW. Sehingga
diperlukan modifikasi kode VHDL agar
implementasi active HIGH dapat dilakukan.

2) Mendesain rangkaian kombinasional berupa

decoder BCD‐to‐7‐segment untuk
diimplementasikan di dalam FPGA. .[1]
3) Menggunakan simulasi fungsional untuk
memverifikasi fungsi rangkaian. .[1] Gambar 2-2. (a) Konvensi penomoran 7-segmen, (b) Pola
display 7-segmen[1]
4) Menggunakan analisis dan simulasi waktu
untuk mengidentifikasi worst case delay path.[1]
5) Melakukan pengukuran waktu tunda
propagasi pada level rangkaian.[1]
6) Mengenal level abstraksi dalam perancangan
digital.[1]

2. STUDI PUSTAKA

2.1 RANGKAIAN LOGIKA KOMBINASIONAL

Rangkaian logika kombinasional adalah rangkaian
logika dengan nilai output selalu bergantung pada
kombinasi nilai input pada waktu tertentu.[3]
Gambar 2-2 (c) Truth Table BCD 7 Segment decoder untuk sinyal
Gerbang-gerbang logika dasar seperti NAND, I/O active HIGH.

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 1

 Estimasi worst case delay ditentukan dengan
menambahkan delay perkiraan maksimum
kedalam rangkaian kombinasional termasuk logika
dan interkoneksi. Karena ketidakpastian ini, worst
case delay hanya bisa ditentukan setelah proses
implementasi selesai termasuk penguraian menjadi
subfungsi dan routing interkoneksi. [1]
Dalam percobaan ini, kita akan membangun dua
rangkaian. Dengan rangkaian pertama kita akan
Gambar 2-2 (d) Persamaan boolean tiap segment 7- melihat beberapa tipe dari simulasi yang dapat kita
segment gunakan dan melihat kemungkinan efek dari
proses penguraian yang mengimplementasikan
2.3 IMPLEMENTASI FPGA DAN WAKTU rangkaian sebenarnya secara fisik. Kemudian
TUNDA dengan rangkaian kedua, selain memverifikasi
fungsionalitasnya, kita juga akan mencari worst
Dalam teknologi Altera Cyclone yang kita gunakan,
case delay dari setiap masukan ke setiap keluaran
fungsi logika diuraikan oleh software
dan akan menggunakan metode simulasi yang
implementasi kedalam bentuk subfungsi
hanya dapat diaplikasikan pada rangkaian
4‐masukan. Setiap subfungsi kemudian
sederhana untk mencari jalur sebenarnya yang
diimplementasikan oleh tabel kebenaran yang
ditempuh dimana delay ditemukan. Dengan
bekerja seperti multiplexer dan dibuat dengan
Mengetahui jalur dari worst case delay kita
memprogram SRAM yang mendefinisikan
kemudian bisa mengukur delay pada setiap titik
fungsionalitas dari FPGA. Setiap tabel kebenaran
jalur tersebut di lab. Delay yang terukur ini
memiliki waktu tunda yang berkontribusi ke
bukanlah worst case delay tetapi lebih kepada waktu
waktu tunda keseluruhan. Sedangkan untuk
tunda rata‐rata. [1]
membedakan antara rangkaian kombinasional dan
sekuensial, dalam subfungsi juga diberikan sebuah
3. METODOLOGI
D flip‐flop seperti yang terlihat pada Gambar 2-
3.[1] Komponen dan alat yang digunakan selama
praktikum ini adalah :

1. Komputer (PC) yang telah (1 buah)

terinstal program Quartus II
dan Modelsim

2. FPGA development board (1 buah)

tipe ALTERA DE1
Gambar 2-3 Bentuk subfungsi yang merepresentasikan
logika pada FPGA[1] 3. Board FPGA tipe DE1 (1 buah)
Penguraian kedalam subfungsi yang
dikombinasikan dengan routing interkoneksi 4. Catu daya + kabel dan (1 buah)
menghasilkan ketidakpastian dalam delay konektor tambahan
propagasi dari masukan ke keluaran dalam
implementasi rangkaian. Suatu persamaan logika 5. Osiloskop (1 buah)
dengan 2 variabel mungkin saja memiliki waktu
tunda yang sama dengan yang menggunakan 4 Langkah-langkah yang dilakukan untuk
variabel karena bentuk subfungsi FPGA.[1] praktikum modul ini adalah:
Perancang yang berpengalaman mungkin bisa
menggunakan pengaturan tertentu untuk 3.1 PERCOBAAN 3A: MEMBUAT
menspesifikasikan waktu tunda maksimum yang RANGKAIAN SEDERHANA
dapat diterima. Apapun masalahnya, sangat
berguna bagi kita untuk mengetahui berapa waktu
tunda dari rangkaian kita. Karena hampir semua
rangkaian kombinasional ditempatkan pada
kondisi sekuensial, biasanya kita tertarik pada
Gambar 3-1 (a) Skematik percobaan 3A
worst case delay yang bisa terjadi dalam operasi
rangkaian dari masukan rangkaian kombinasional
ke setiap keluaran rangkaian kombinasional.

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 2

Prosedur Percobaan:
Untuk manajemen file, buat direktori baru
bernama modul 3 untuk menyimpan segala
percobaan pada modul 3.

Di dalamnya buat direktori bernama

sederhana untuk percobaan 3A.
Gambar 3-2 (c) Tabel pin I/O percobaan 3B

Prosedur Percobaan:
Buat projek quartus baru dengan cara
sama seperti percobaan 2 bernama Di dalam direktori modul3 buat direktori baru bernama bcd.
sederhana.qpf.

Import file berisi pin assignment ke dalam direktori bcd.

Import file clockdiv.vhd dan
clockdiv.bdf ke direktori sderhana.
Di dalam direktori bcd buat projek quartus baru dengan cara sama
seperti percobaan 2 bernama bcd.qpf.

Buat file skematik baru bernama

sederhana.bdf seperti pada gambar 3- Pada modul diharuskan membuat 2 file skematik yaitu
1 (a). bcd_7seg,.bdf dan bcd_test.bdf, tetapi kelompok saya lebih
memilih menggunakan file vhdl sehingga kami hanya membuat 1
file vhdl untuk merancang bcd 7-segment yaitu bcd_test.vhd.

Atur pin I/O seperti pada modul 2.

Pada file bcd_test.vhd tulis kode yang merancang bcd 7-segment
decoder seperti pada gambar 3-2 (a).

Lakukan compile serta analysis dan Atur pin I/O seperti pada gambar 3-2 (c).
synthesis, pastikan tidak ada error.

Lakukan compile serta analysis dan synthesis, pastikan tidak ada error.

Lakukan simulasi functional dan

timing. Lakukan simulasi functional dan timing.

Gambar 3-1 (b) Diagram alur percobaan 3A Lakukan simulasi wost case delay dengan cara seperti di bawah
ini:
3.2 PERCOBAAN 3B: MEMBUAT
RANGKAIAN BCD Periksa bagian Timing Analyzer Summary dan tpd dari
Processing->Compilation Report, kemudian cari pasangan kaki
keluaran masukan yang memiliki delay maksimal/paling besar.

Lihat Truth Table untuk BCD 7 Segment decoder , tertera pada

gambar (ntar tambahin).

Pada truth table cari nilai set yaitu saat tiap input berubah dari 0-
>1 dan input lainnya 0. Pada saat itu perhatikan nilai dari
keluaran yang memiliki delay maksimum.

Lakukan kembali timing simulation, perhatikan waveform input

Gambar 3-2 (a) Kode VHDL percobaan 3B untuk simulasi dengan nilai set pada langkah sebelumnya.
waveform

Perhatikan waveform keluaran yang memiliki delay paling

besar. Amati dan catat delay dari masing-masing nilai set input.

Setelah simulasi worst case delay, implementasikan program ke

dalam FPGA dengan cara sama seperti percobaan 2.

Sebelumnya, agar pembacaan 7 sgment jadi ACTIVE HIGH edit

Gambar 3-2 (b) Kode VHDL untuk percobaan 3B untuk dulu file vhdl bcd_test.vhd seperti pada gambar 3-2 (b).
implementasi FPGA

Mainkan 4 switch dan lihat hasilnya.

Gambar 3-2 (c) Diagram alur untuk percobaan 3B

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 3
3.3 PERCOBAAN 3C : MERANCANG BCD
7SEG DENGAN LEVEL ABSTRAKSI
BEHAVORIAL
Pada percobaan kali ini kita akan
mengimplementasikan desain dengan level
abstraksi yang lebih tinggi. Level abstraksi yang
tinggi artinya lebih dekat dengan cara manusia
berpikir. Pada percobaan ini ditunjukan bahwa Gambar 3-3 (c) Kode VHDL file.do percobaan 3C
kita sering kali tidak perlu melakukan/mencari
persamaan logika untuk setiap signal/variable. Prosedur percobaan:
Pada contoh ini, praktikan cukup menentukan
bentuk keluaran, untuk setiap jenis input yang Pada direktori modul3, buat direktori
baru untuk percobaan 3C.
diinginkan. Proses merubah menjadi persamaan
Boolean, meminimisasi, dan membuat rangkaian
gerbang logikanya dikerjakan oleh tool/software. Pada text editor atau pada quartus, ketik
Dengan cara ini manusia/engineer dapat membuat kode pada gambar 3-3 (a). Simpan file
tersebut pada direktori percobaan 3C.
rangkaian yang lebih besar/kompleks karena tidak File ini merupakan file DUT.
perlu memikirkan detailnya.[1]
Pada text editor atau pada quartus, ketik
kode pada gambar 3-3 (b). Simpan file
tersebut pada direktori percobaan 3C.
File ini merupakan file Testbench.

Buka modelsim, buat pilih folder

percobaan 3C sebagai direktori kerja.
Buat library baru untuk kerja.

Masukkan file DUT dan testbench ke

library tersebut.

Buat file sim.do dengan mengetikkan

kode pada gambar 3-3 (c) pada
modelsim. Simpan file dengan nama
sim.do.

Pada jendela transcript ketikkan “do

sim.do” untuk menjalankan simulasi.

Gambar 3-3 (a) Kode VHDL file DUT percobaan 3C

Implementasikan desain ini ke dalam
FPGA dengan cara yang telah dijelaskan
pada percobaan sebelumnya.

Gambar 3-3 (d) Diagram alur percobaan 2C

3.4 PERCOBAAN 3D : MERANCANG

SEBUAH KALKULATOR SEDERHANA
Pada percobaan ini operasi akan diaplikasikan
dengan menggunakan pendekatan high level
abstraction. Di percobaan ini terdapat operasi
penjumlahan dan pengurangan yang
memanfaatkan library unsigned
(IEEE.STD_LOGIC_UNSIGNED.ALL), sehingga
tidak perlu lagi menggunakan rancangan operasi
penjumlahan/pengurangan dengan abstraksi
gate‐level. Dengan library tersebut, operasi
Gambar 3-3 (b) Kode VHDL file testbench percobaan 3C
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 4
matematika dapat dilakukan dengan comparator untuk operasi komparasi, blok
menggunakan operatornya langsung.[1] multiplexer sebagai selector, blok display untuk
tampilan pada 7‐segment, serta blok kalkulator
Pada percobaan ini, akan dibuat suatu “kalkulator
sebagai top‐level.
sederhana”, dengan spesifikasi sebagai berikut:
Berikut adalah kode yang akan digunakan untuk
 Dapat melakukan 3 operasi, yaitu
merancang kalkulator:
penjumlahan, pengurangan, dan komparasi.
Kalkulator ini
 Memiliki dua input bilangan bulat 4‐bit yang
akan dioperasikan.
 Input dapat diatur dari switch SW0 hingga
SW3 (input pertama) dan switch SW4 hingga
SW7 (input kedua).
 Hasil operasi akan ditampilkan pada
7‐segment HEX0 pada FPGA. Hasil operasi
disesuaikan dengan batas representasi data
sebuah 7‐segment, yaitu dari 0‐9, di luar itu
tidak akan ditampilkan pada 7‐segment.
 Pemilihan operasi dapat dilakukan dengan
sebuah selector 2‐bit yang diatur dengan
menggunakan SW8 dan SW9. Pilihan operasi
(selector) ditampilkan pada 7‐segment
HEX3pada FPGA, tampilan angka 0,1, dan 2
masing‐masing menunjukan pemilihan
operasi komparasi, pengurangan, dan
penjumlahan. Jika selector diatur bernilai 3,
maka hasil operasi sama dengan nol.
 Operasi komparasi memberikan keluaran 1
jika input kedua lebih besar dari input
pertama, jika input pertama lebih besar, maka
keluarannya 2, jika input pertama sama
dengan input kedua maka keluarannya 3.
Gambar 3-4 menunjukan input dan output
percobaan ini sesuai dengan deskripsi di atas.

Gambar 3-4 (b) Kode untuk blok kalkulator

Gambar 3-4 (a) Input dan output percobaan 3D pada FPGA

Arsitektur program ini dibagi dalam 6 blok, yaitu

blok adder untuk operasi penjumlahan, blok
subtractor untuk operasi pengurangan, blok

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 5

 Gambar 3-4 (f) Kode untuk blok subtractor

Gambar 3-4 (f) Kode untuk blok comparator

Gambar 3-4 (c) Kode untuk blok display

Gambar 3-4 (d) Kode untuk blok multiplexer

Gambar 3-4 (g) Pin I/O percobaan 3D[1]

Gambar 3-4 (e) Kode untuk blok adder

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 6

Prosedur percobaan:
Pada direktori modul3, buat direktori
baru untuk percobaan 3D.
Buat project quartus baru dengan cara
sama seperti pecobaan 2 bernama
kalkulator.qpf,
Buatlah file vhdl untuk masing-masing
blok dengan mengetikkan script kode
pada gambar 3-4 (b) hingga 3-4 (f)
Untuk blok kalkulator, simpan dengan
nama kalkulator.vhd. Blok display
dengan nama display7S.vhd, blok
multiplexer dengan nama mux.vhd, blok
adder dengan nama adder.vhd, blok
subtractor dengan nama subtractor.vhd,
blok comparator dengan nama
comparator.vhd.
Lakukan compile serta Analysis &
Synthesis.
tertentu pada waveform yang dihasilkan oleh
simulasi timing, berbeda dengan waveform
simulasi fungsional langsung menampilkan output
dari input di waktu yang bersamaan, sangat ideal.
Dalam praktik nyata, sangat jarang ada sistem
yang dapat bekerja sangat ideal, ketidakpastian
dan delay waktu umum terjadi dalam system
nyata. Oleh karena itu, simulasi timing lebih
memodelkan secara akurat kondisi nyata
rangkaian yang dirancang. Dengan demikian,
dalam merancang sebuah system nyata yang pasti
berada dalam kondisi yang tidak ideal yang
menyebabkan delay waktu, hasil yang diharapkan
adalah sama dengan simulasi timing. Hasil yang
lebih baik berarti mendekati kondisi ideal sehingga
sulit direalisasikan. Hasil yang lebih buruk tidak
akan baik untuk perancangan sistem sehingga
tidak diharapkan.
4.2 PERCOBAAN 2B: MEMBUAT
RANGKAIAN BCD

Lakukan pengaturan pin FPGA (Pin

Planner). Pin diatur sedemikian sesuai
tabel pada gambar 3-4 (g).

Lakukan kompilasi rancangan secara

menyeluruh.

Download dan implementasikan

program ini kedalam board FPGA. Lalu
lihat apakah program sudah berjalan
dengan benar.
Gambar 4-2 (a) Hasil simulasi fungsional percobaan 3B

4. HASIL DAN ANALISIS

4.1 PERCOBAAN 3A: MEMBUAT

RANGKAIAN SEDERHANA

Gambar 4-1 (a) Hasil simulasi fungsional percobaan 3A Gambar 4-2 (b) Hasil simulasi timing percobaan 3B

Gambar 4-1 (b) Hasil simulasi timing percobaan 3A

Pada percobaan 3A ini akan dibuat rangkaian

sederhana seperti gambar 3-1 (a). Gambar 4-1 (a)
dan gmabar 4-1 (b) menunjukkan perbedaan pada
waktu berubahnya nilai output GPIO[16]. Dapat
dilihat bahwa pada gambar 4-1 (b) output Gambar 4-2 (c) Kondisi 7-segment percobaan 3B (untuk
GPIO[16] berubah lebih lama, yaitu saat 130 ns. baris terakhir, 7 segment seharusnya tertulis 9 tetapi saat
Hal ini membuktikan bahwa terdapat delay menggaris tabel di bcl segment d ikut tergaris)

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 7

 segment, dan seterusnya. Hasil ini sudah sesuai
dengan nilai biner input dan output pada truth
table di gambar 2-2 (c) dan gambar 7-segment
FPGA di gambar 2-2 (a). Oleh karena itu dapat
diketahui program 7 segment decoder yang dibuat
sudah berjalan dengan lancar.
Gambar 4-2 (d) Tabel Timing Analyzer Summary untuk
kombinasi I/O yang menyebabkan Worst Case Delay
4.3 PERCOBAAN 3C: MERANCANG BCD
7SEG DENGAN LEVEL ABSTRAKSI
BEHAVORIAL

Gambar 4-2 (e) Hasil simulasi timing untuk simulasi Worst

Case Delay

Pada percobaan ini dirancang 7 segment decoder

serta diimplementasikan juga pada FPGA. Pada
Gambar 4-3 (a) Hasil simulasi percobaan 3C menggunakan
gambar 4-2 (a), dapat dilihat input 7-segment yang modelsim
paling kiri 0000 pada waktu yang bersamaan
memiliki output 1111110, disebelahnya, input 1001
pada waktu yang bersamaan memiliki output
1111011. Hal ini sudah sesuai dengan truth table
pada gambar 2-2 (c) tanpa adanya delay. Pada
gambar 4-2 (b), input 7-segment yang paling kiri
0000 pada waktu yang bersamaan memiliki output
11111111, disebelahnya, input 1001 pada waktu
yang bersamaan juga memiliki output 11111111.
Pada beberapa ns setelah input 0000 masuk, output
yang sesuai malah baru ditampilkan. Hal ini
menunjukkan adanya time delay dari simulasi
timing. Berdasarkan simulasi fungsional dan
timing dapat disimpulkan bahwa 7-segment
decoder yang kami rancang sudah berfungsi
dengan benar.
Gambar 4-2 (d) menampilkan kombinasi input
output yang memiliki delay paling lama, yang
disebut juga Worst Case Delay. Dari gambar 4-2 (d)
dapat diketahui delay maksimum decoder adalah
8.082 ns yaitu delay input D1 pada keluaran F dan
G di 7-segment.
Gambar 4-2 (e) menunjukkan hasil pengamatan
delay pada waveform hasil simulasi timing dengan Gambar 4-3 (b) Kondisi 7-segment percobaan 3C
Worst Case Delay. Adapun input beserta output Percobaan ini sebenarnya sama dengan percobaan
yang diamati adalah saat dimana D1 berubah dari 3C, yang membedakan hanyalah desain kode vhdl.
0 → 1/1 → 0 output F atau G berubah jadi atau Hasil yang didapat pada percobaan ini adalah
1→0/0→1. Pada gambar 4-2 (e) delay maksimum adalah hasil dari kode file DUT pada gambar 3-3
yang didapat adalah dari input D1 ke output F (a). Kode pada gambar 3-3 (a) sendiri sudah sedikit
dengan waktu delay yang mirip dengan pada kami modifikasi dari kode yang diberikan pada
gambar 4-2 (d). modul praktikum. Sebagai berikut:
Gambar 4-2 (f) menunjukkan hasil implementasi
pada FPGA yaitu kondisi 7-segment dengan
variasi input dan sinyal masukan active HIGH.
Input 0000 menghasilkan angka 0 pada 7 segment,
input 0001 menghasilkan angka 1 pada seven
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 8

Gambar 4-3 (c) Kode file DUT yang diberikan di modul
praktikum untuk percobaan 3C
Dengan menambahkan not didepan semua biner
yang menunjukkan nilai output HEX1 serta
mengubah biner output sembilan pada bagian
process, hasil implementasi FPGA yaitu kondisi 7
segment yang kami dapatkan sama saja dengan
yang didapat pada percobaan 3B. Akan tetapi, jika
kami tidak memodifikasi file DUT pasti hasil yang
didapatkan akan berbeda dari persamaan 3B.
Berdasarkan analisis tersebut dapat diketahui
bahwa pada level abstraksi yang lebih rendah kita
harus menuliskan persamaan Boolean pada kode.
Persamaan Boolean yang dituliskan ini tentunya
harus dicari dan dipikirkan dulu oleh perancang
system. Sehingga pada level abstraksi yang lebih
rendah perancang system menghabiskan waktu
lebih banyak untuk memikirkan mengenai
persamaan Boolean. Dengan seperti ini tentu
system yang kompleks dn rumit sulit dibuat. Akan
tetapi, justru karena itu perancang system bisa
memberikan fungsi tertentu untuk mengantisipasi
jenis keluaran active HIGH atau active LOW pada
system implementasi rancangan.
Sebaliknya, pada level abstraksi yang lebih tinggi
waktu untuk merancang system lebih efektif
karena perancang system tidak perlu memikirkan
persamaan Boolean, cukup bentuk keluaran saja.
Oleh karena itu, manusia dapat membuat system
yang lebih kompleks dan rumit karena cukup
perlu memikirkan bentuk keluaran saja. Akan
tetapi, pada percobaan kali ini, perbedaan jenis
keluaran active HIGH atau active LOW tidak bisa
diantisipasi. Setelah implementasi pada system
dilakukan, kode baru bisa diedit jika keluaran yang
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB
didapat tidak sesuai, karena pada proses
perancangan perancang system hanya mengetahui
keluaran yang diinginkan tapi tidak tahu pasti cara
kerja sistem untuk membentuk keluaran tersebut.
4.4 PERCOBAAN 3D: MERANCANG
SEBUAH KALKULATOR SEDERHANA
Gambar 4-4 Hasil percobaan 3D
Pada percobaan 3D ini dibuat kalkulator sederhana
dengan level abstraksi yang lebih tinggi dibanding
percobaan-percobaan sebelumnya. Level abstraksi
lebih rendah pada percobaan 3B mengharuskan
menuliskan persamaan boolean tiap output, level
abstraksi pada percobaan 3C mengharuskan
menulis bentuk keluaran tiap output.
Jika menggunakan level abstraksi pada persamaan
3B untuk membuat kalkulator ini, pastinya kode
yang ditulis akan rumit karena untuk blok adder
dan subtractor operasi penambahan dan
pengurangan harus dibuat manual seperti desain
adder pada percobaan 2C.
Di lain sisi , level abstraksi pada persamaan 3C
tidak praktis diaplikasikan pada kalkulator. Pada
percobaan ini dirancang kalkulator seederhana
yang menerima 3 jenis input yaitu 2 input 4 bit dan
1 input 2 bit. Berdasarkan truth table 7-segment
pada gambaar 2-2 (c) untuk 7-segment yang
merepresentasikan hasil operasi akan ada 10
output yang mungkin, serta untuk untuk 7-
segment yang merepresentasikan operasi akan ada
3 output yang mungkin. Dengan adanya total
variasi 16 jenis input 4 bit yang mungkin, 3 input
dan 3 output selektor serta 10 output hasil operasi
yang mungkin tentunya ada banyak sekali variasi
output berdasarkan input yang harus dibuat dalam
suatu kalkulator sederhana. Oleh karena itu, level
abstraksi ini tidak berfungsi praktis untuk semua
jenis sistem.
9
Semenjak itu, dengan level abstraksi high level DAFTAR PUSTAKA
abstraction kode yang ditulis lebih singkat sehingga
[1] Mervin T Hutabarat dan Arif Sasongko.,
sistem yang rumit dapat dirancang dengan lebih
Petunjuk Praktikum Praktikum Sistem Digital,
sederhana. Hal ini terbukti pada percobaan 3D.
Laboratorium Dasar Teknik Elektro, Bandung,
Dapat dilihat pada hasil percobaan di gambar 4-4
2022.
tanpa modifikasi kode kalkulator langsung dapat
berfungsi dengan baik dengan input-output yang [2] Stephen Brown dan Zvonko Vranesic,
sesuai. Selain itu kode yang dituliskan juga lebih Fundamentals Of Digital Logic with Verilog Design,
singkat dan lebih mudah dimengerti. McGrawHill, Departement of Electrical and
Computer Engineering, University of Toronto,
2002.
5. KESIMPULAN [3] https://www.pvpsiddhartha.ac.in/dep_it/lect
ure%20notes/DSD/unit3.pdf diakses pada 8
1. Dalam implementasi serta pengaplikasian
Oktober 2022 jam 18.57.
rangkaian dalam kehidupan sehari-hari kondisi
tidak ideal umum terjadi sehingga pada setiap
sistem pasti ada delay waktu dari input ke
output. Dalam perancangan sistem delay waktu
dapat dilihat dari simulasi timing.
2. FPGA membaca sinyal masukan 7-segment
sebagai active LOW. Untuk menghindari
keluaran tidak sesuai hasil yang diinginkan
dapat dilakukan 2 cara, yaitu yang pertama
menggunakan pendekatan active LOW dalam
perancangan desain VHDL atau yang kedua
memberikan fungsi not atau melakukan
komplemen pada output jika sudah terlanjur
menggunakan pendekatan active HIGH.
3. Simulasi fungsional dapat digunakan untuk
memverifikasi fungsi rangkaian dengan
mengecek kesesuaian input-output pada waktu
yang sama dengan truth table yang
merepresentasikan kondisi ideal sistem.
4. Waktu delay terlama (Worst Case Delay) dapat
dicari dengan melakukan simulasi timing, yaitu
dengan mencari kombinasi I/O yang memiliki
delay paling lama pada Timing Anlyzer
Summary dan TPD. Worst case delay path
didapat saat pasangan I/O yang memiliki delay
paling lama pada truth table nilainya berubah
dari 0→1 atau 1→0 .
5. Worst case delay pada level rangkaian bisa
dicari dengan menggunakan simulasi timing
lalu mengamati output dari kombinasi input
yang merupakan Worst Case Delay Path
6. Pada percobaan tiga ini diperkenalkan 2 jenis
level abstraksi yaitu gate-level abstraction (lebih
rendah) dan high-level abstraction (lebih tinggi).
Perancangan serta desain sistem digital lebih
sederhana pada level abstraksi yang tinggi.
Sistem yang kompleks dan rumit dapat dibuat
dengan level abstraksi tinggi (high-level
abstraction)

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 10